延时测量电路、同步信号补偿装置及IC测量装置制造方法及图纸

本发明专利技术涉及集成电路测试技术领域，公开了一种延时测量电路、同步信号补偿装置及IC测量装置，其延时测量电路包括分路模块、排序电路、参考电路和锁存器，分路模块用以将待测通道内的上升沿信号分成N路上升沿信号；其中，N为大于1的整数；排序电路用以对N路上升沿信号按上升沿时间排序；参考电路用以与信号源连接并与待测通道同时接收信号源产生的上升沿信号，并将其作为参考信号；锁存器用以接收排序电路输出的N路上升沿信号和参考电路输出的参考信号，并在参考信号的上升沿到达锁存器时，记录锁存器内N路上升沿信号的逻辑状态。本发明专利技术可以有效提高延时测量的时间分辨率，可以分辨出各通道之间几皮秒至几十皮秒的延时。各通道之间几皮秒至几十皮秒的延时。各通道之间几皮秒至几十皮秒的延时。

【技术实现步骤摘要】
延时测量电路、同步信号补偿装置及IC测量装置


[0001]本专利技术涉及集成电路测试
，特别涉及一种延时测量电路、同步信号补偿装置及IC测量装置。

技术介绍

[0002]在集成电路的自动测试设备领域，通常要求多通道的测试信号同步传输，以达到测试的高效性和精确性，因此需要精确测量各通道对于同步信号传输延时的固有差异，然后再通过一些补偿手段来修正这些差异，使各通道能够将同步信号在时间上对齐。
[0003]测量信号传输延时要用到时间间隔测量技术。传统的时间间隔测量单元技术主要是TDC（时间
‑
数字转换）技术。最简单的TDC电路是通过时钟信号对要计量的时间范围进行计数，其时间计量的最小分辨率是用于计数的时钟周期。抽头延时线法的原理是使测量的开始信号通过延时线进行传输，通过抽头信号探测它在被测量时间段内传递到的位置，从而判断时间测量的结果。其中相邻抽头之间的信号延迟时间就是测量的最小分辨率。
[0004]如图1所示，延时单元120在传输线路上串联在一起，tF为被测通道固有延时，在锁存信号脉冲到达锁存器40的时刻，抽头信号在锁存器40输入端的逻辑位码被记录在锁存器40内部，相当于给被测量信号在抽头延时线内传递状态“拍快照”，来探测被测量信号在被测量时刻传递到的位置，从而计算出被测信号和锁存信号脉冲之间的相对时间。而在被测量时间段内，延时线110上有多个延时单元120和多个抽头130，最小时间分辨率取决于延时线110上的延时单元120的延迟时间t。
[0005]使用N
‑r/>比特锁存器给被测信号“拍快照”的方法，其时间分辨率取决于两个相邻抽头130之间的时间差，两个相邻抽头之间的时间差等于延时单元的传输时间。如果利用常规CMOS工艺逻辑门电路的固有传输时间作为延时单元，大约在100ps量级，其可以满足一般的时间测量分辨率，但无法进行更精细的时间测量。
[0006]可见，TDC的核心单元
‑
延时单元是决定时间测量分辨率大小的关键，因为信号时间间隔测量依赖于延迟单元的延迟时间，这极大的限制了时间间隔测量的分辨率，导致没法分辨出部分测试通道几十皮秒级以下的信号脉冲沿传输延时的固有差异。

技术实现思路

[0007]本专利技术要解决的技术问题是提供一种时间分辨率高、且可根据需要调节分辨率大小的延时测量电路。
[0008]为了解决上述问题，本专利技术提供了一种延时测量电路，用于测量多路脉冲信号之间的延时，所述多路脉冲信号由一信号源产生并经过不同的待测通道分别输入至所述延时测量电路中，其包括：分路模块，用以将当前时刻下一个待测通道内的一待测脉冲信号分成N路上升沿信号；其中，N为大于1的整数；排序电路，用以对N路上升沿信号按上升沿时间排序，所述排序电路包括M级排序
单元，每一级排序单元包括N个排序模块，每个排序模块具有N个分别接入N路上升沿信号的输入端，该N个排序模块被配置为根据N个输入端中到达的上升沿信号数量具有不同的输出响应，以使得该N个上升沿信号被排序；其中，M为大于等于1的整数；参考电路，用以与所述信号源连接并与当前时刻下待测通道同时接收信号源产生的上升沿信号，并将其作为参考信号；锁存器，用以接收所述排序电路输出的N路上升沿信号和所述参考电路输出的参考信号，并在参考信号的上升沿到达锁存器时，记录锁存器内N路上升沿信号的逻辑状态。
[0009]作为本专利技术的进一步改进，所述排序模块为LUT模块，每一级排序单元中的N个LUT模块依次被配置为：根据上升沿信号到达LUT模块输入端的先后顺序依次将N路上升沿信号反映到LUT模块的输入端。
[0010]作为本专利技术的进一步改进，第1路LUT模块被配置为：当LUT模块输入端有1个及以上信号为逻辑
‘1’
时，LUT模块输出就变化为
‘1’
，否则输出为逻辑
‘0’
；第k路LUT模块被配置为：当LUT模块输入端有k个及以上信号为逻辑
‘1’
时，LUT模块输出就变化为
‘1’
，否则输出为逻辑
‘0’
；其中，1≤k≤N；第N路LUT模块逻辑功能被配置为：当LUT模块输入端N个信号全部逻辑为
‘1’
时，LUT模块输出就变化为
‘1’
，否则输出为逻辑
‘0’
。
[0011]作为本专利技术的进一步改进，所述参考电路内连接有可编程延时器，所述可编程延时器用以调节所述参考电路的延时，使其与待测通道、分路模块、排序电路三者的延时之和相匹配。
[0012]作为本专利技术的进一步改进，所述排序电路为FPGA芯片。
[0013]作为本专利技术的进一步改进，所述分路模块的每个分路中均设有延时单元，每路上升沿信号均经过延时单元延时后进入所述排序电路。
[0014]作为本专利技术的进一步改进，每一级所述排序单元具有固有的延时，M级排序单元的总延时构成所述延时测量电路的最小分辨率。
[0015]作为本专利技术的进一步改进，经过M级排序单元后到达所述锁存器的相邻上升沿信号之间的延时为几皮秒至几十皮秒。
[0016]作为本专利技术的进一步改进，所述N为4、6、8、10、12、14或16。
[0017]本专利技术还提供了一种同步信号补偿装置，用于根据多路脉冲信号之间的延时对需补偿的通道进行补偿，其集成有上述任一所述的延时测量电路，并通过所述延时测量电路测量多路脉冲信号之间的延时。
[0018]作为本专利技术的进一步改进，所述同步信号补偿装置包括信号补偿器，所述信号补偿器用于对需补偿的通道进行补偿。
[0019]作为本专利技术的进一步改进，所述信号补偿器以多路脉冲信号中传输最慢的通道为基准，根据其他通道与基准通道之间的延时对其他通道进行补偿。
[0020]作为本专利技术的进一步改进，所述同步信号补偿装置包括用于产生测试信号的信号发生器。
[0021]作为本专利技术的进一步改进，所述同步信号补偿装置包括用于显示测量数据的显示面板。
[0022]本专利技术还提供了一种IC测量装置，用于对集成电路进行测量，其集成有上述任一所述的延时测量电路，并通过所述延时测量电路测量对集成电路上多路脉冲信号之间的延
时。
[0023]本专利技术的有益效果：本专利技术的延时测量电路通过分路模块将待测信号分成多路，并通过排序电路对多路信号按照上升沿时间排序，在参考电路中的上升沿信号到达所述锁存器时，通过锁存器记录N路上升沿信号在被测量时刻的逻辑状态，可通过该电路对多个待测通道进行测量，得到各通道之间的延时，由于各分路中的信号差异是由分路中的固有延时差异带来，故而进入锁存器的各路信号之间的时间差异较小，通常在几皮秒至几十皮秒，因此有效提高了时间分辨率，可以分辨出各待测通道之间几皮秒至几十皮秒的延时。
[0024]上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的技术手段，而可依照说明书的内容予以实施，并且为了让本专利技术的上述和其他目的、特征和优点能够更明显易本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种延时测量电路，用于测量多路脉冲信号之间的延时，所述多路脉冲信号由一信号源产生并经过不同的待测通道分别输入至所述延时测量电路中，其特征在于，包括：分路模块，用以将当前时刻下一个待测通道内的一待测脉冲信号分成N路上升沿信号；其中，N为大于1的整数；排序电路，用以对N路上升沿信号按上升沿时间排序，所述排序电路包括M级排序单元，每一级排序单元包括N个排序模块，每个排序模块具有N个分别接入N路上升沿信号的输入端，该N个排序模块被配置为根据N个输入端中到达的上升沿信号数量具有不同的输出响应，以使得该N个上升沿信号被排序；其中，M为大于等于1的整数；参考电路，用以与所述信号源连接并与当前时刻下待测通道同时接收信号源产生的上升沿信号，并将其作为参考信号；锁存器，用以接收所述排序电路输出的N路上升沿信号和所述参考电路输出的参考信号，并在参考信号的上升沿到达锁存器时，记录锁存器内N路上升沿信号的逻辑状态。2.如权利要求1所述的延时测量电路，其特征在于，所述排序模块为LUT模块，每一级排序单元中的N个LUT模块依次被配置为：根据上升沿信号到达LUT模块输入端的先后顺序依次将N路上升沿信号反映到LUT模块的输入端。3.如权利要求2所述的延时测量电路，其特征在于，第1路LUT模块被配置为：当LUT模块输入端有1个及以上信号为逻辑
‘1’
时，LUT模块输出就变化为
‘1’
，否则输出为逻辑
‘0’
；第k路LUT模块被配置为：当LUT模块输入端有k个及以上信号为逻辑
‘1’
时，LUT模块输出就变化为
‘1’
，否则输出为逻辑
‘0’
；其中，1≤k≤N；第N路LUT模块逻辑功能被配置为：当LUT模块输入端N个信号全部逻辑为
‘1’
时，LUT模块输出就变化为
‘1’
，否则输出为逻...

【专利技术属性】
技术研发人员：魏津，鄢书丹，胡雪原，
申请(专利权)人：绅克半导体科技苏州有限公司，
类型：发明
国别省市：