半导体存储器装置及其制造方法制造方法及图纸

提供了一种半导体存储器装置及其制造方法。该半导体存储器装置包括：单元源极结构；第一层叠结构，该第一层叠结构设置在单元源极结构上；沟道结构，该沟道结构穿透第一层叠结构，该沟道结构连接到单元源极结构；以及第一外围晶体管，该第一外围晶体管包括杂质区域。各个杂质区域的底表面的水平高于单元源极结构的底表面的水平，并且各个杂质区域的顶表面的水平低于单元源极结构的顶表面的水平。

【技术实现步骤摘要】
半导体存储器装置及其制造方法
本公开总体上涉及半导体存储器装置及其制造方法，更具体地，涉及一种三维半导体存储器装置及其制造方法。
技术介绍
半导体存储器装置包括能够存储数据的存储器单元。根据存储数据的方法和保持数据的方法，半导体存储器装置可被分类为易失性半导体存储器装置和非易失性半导体存储器装置。易失性半导体存储器装置是当供电中断时所存储的数据消失的存储器装置，非易失性半导体存储器装置是即使当供电中断时也保持所存储的数据的存储器装置。最近，随着越来越多地使用便携式电子装置，已越来越多地使用非易失性半导体存储器装置，并且需要半导体存储器装置的高集成度和大容量以实现便携性和大容量。为了实现便携性和大容量，已提出了三维半导体存储器装置。
技术实现思路
根据本公开的一方面，提供一种半导体存储器装置，该半导体存储器装置可包括：单元源极结构；第一层叠结构，该第一层叠结构设置在单元源极结构上，该第一层叠结构包括交替地层叠的多个第一绝缘图案和多个导电图案；沟道结构，该沟道结构穿透第一层叠结构，该沟道结构连接到单元源极结构；以及第一外围晶体管，该第一外围晶体管包括多个杂质区域，其中，各个杂质区域的底表面的水平高于单元源极结构的底表面的水平，并且各个杂质区域的顶表面的水平低于单元源极结构的顶表面的水平。根据本公开的另一方面，提供一种半导体存储器装置，该半导体存储器装置可包括：第一外围晶体管；第一绝缘层，该第一绝缘层覆盖第一外围晶体管；单元源极结构，该单元源极结构在第一绝缘层上；第一层叠结构，该第一层叠结构设置在单元源极结构上，该第一层叠结构包括交替地层叠的多个第一绝缘图案和多个导电图案；沟道结构，该沟道结构穿透第一层叠结构，该沟道结构连接到单元源极结构；以及第二外围晶体管，该第二外围晶体管在第一绝缘层上，其中，第一外围晶体管设置在比单元源极结构的水平低的水平处，并且第二外围晶体管设置在与单元源极结构相同的水平处。根据本公开的另一方面，提供一种制造半导体存储器装置的方法，该方法可包括以下步骤：形成初步源极结构；通过对初步源极结构进行构图来形成初步晶体管和初步单元源极结构；通过将杂质掺杂到初步晶体管中来形成杂质区域；以及在初步单元源极结构上形成第一层叠结构和沟道结构。附图说明现在将在下文参照附图描述实施方式的示例；然而，其可按照不同的形式来具体实现，不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整，并且将向本领域技术人员传达实施方式的示例的范围。在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。图1A是根据本公开的实施方式的半导体存储器装置的截面图。图1B是图1A所示的区域A的放大图。图2A至图2K是示出根据本公开的实施方式的半导体存储器装置的制造方法的截面图。图3是示出根据本公开的实施方式的存储器系统的配置的框图。图4是示出根据本公开的实施方式的计算系统的配置的框图。具体实施方式为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。根据本公开的概念的实施方式可按照各种形式实现，不能被解释为限于本文中所阐述的实施方式。在本公开的描述中，可使用术语“第一”和“第二”来描述各种组件，但组件不受这些术语限制。这些术语可用于将一个组件与另一组件相区分。例如，在不脱离本公开的范围的情况下，第一组件可被称为第二组件并且第二组件可被称为第一组件。实施方式提供一种能够改进操作可靠性的半导体存储器装置以及该半导体存储器装置的制造方法。图1A是根据本公开的实施方式的半导体存储器装置的截面图。图1B是图1A所示的区域A的放大图。参照图1A和图1B，根据实施方式的半导体存储器装置可包括基板100。基板100可具有沿着由第一方向D1和第二方向D2限定的平面延伸的板的形状。第一方向D1和第二方向D2可彼此交叉。在示例中，方向D1和第二方向D2可彼此垂直。基板100可以是半导体基板。例如，基板100可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长工艺形成的外延薄膜。第一绝缘层110可设置在基板100上。第一绝缘层110可具有沿着由第一方向D1和第二方向D2限定的平面延伸的板的形状。第一绝缘层110可包括绝缘材料。在示例中，第一绝缘层110可包括氧化物或氮化物。第一外围晶体管TR1可设置在基板100上。第一外围晶体管TR1可设置在基板100与第一绝缘层110之间。第一外围晶体管TR1可由第一绝缘层110覆盖。各个第一外围晶体管TR1可包括第一杂质区域IR1和第一栅极结构GS1。第一杂质区域IR1可对应于基板100的一部分。可通过将杂质掺杂到基板100中来形成第一杂质区域IR1。第一栅极结构GS1可设置在第一杂质区域IR1之间。第一栅极结构GS1可包括第一栅极图案GP1、栅极绝缘层GI1、第一栅极覆盖层GC1和第一栅极间隔物GA1。栅极绝缘层GI1可设置在第一栅极图案GP1与基板100之间。第一栅极图案GP1可通过栅极绝缘层GI1与基板100电隔离。第一栅极图案GP1的顶表面可由第一栅极覆盖层GC1覆盖。第一栅极间隔物GA1可设置在栅极绝缘层GI1、第一栅极覆盖层GC1和第一栅极图案GP1的两侧。栅极绝缘层GI1、第一栅极覆盖层GC1和第一栅极图案GP1可设置在第一栅极间隔物GA1之间。第一栅极图案GP1可包括导电材料。在示例中，第一栅极图案GP1可包括金属或导电半导体材料。第一栅极间隔物GA1、栅极绝缘层GI1和第一栅极覆盖层GC1可包括绝缘材料。在示例中，第一栅极间隔物GA1、栅极绝缘层GI1和第一栅极覆盖层GC1可包括氧化物。可根据第一外围晶体管TR1的操作在第一杂质区域IR1之间形成沟道。第一外围晶体管TR1可以是NMOS晶体管或PMOS晶体管。尽管图中未示出，电阻器和电容器可进一步设置在第一绝缘层110中。第一外围晶体管TR1、电阻器和电容器可用作包括行解码器、列解码器、页缓冲器电路和输入/输出电路的外围电路的元件。第一触点CT1和第一线ML1可设置在第一绝缘层110中。第一触点CT1可连接到第一外围晶体管TR1。第一触点CT1可分别连接到第一杂质区域IR1。第一线ML1可连接到第一触点CT1。第一触点CT1和第一线ML1可包括导电材料。在示例中，第一触点CT1和第一线ML1可包括铜、钨或铝。单元源极结构CSS可设置在第一绝缘层110上。单元源极结构CSS可具有沿着由第一方向D1和第二方向D2限定的平面延伸的板的形状。单元源极结构CSS可用作连接到存储器单元的源极线。单元源极结构CSS可包括导电材料。在示例中，单元源极结构CSS可包括掺杂多晶硅。单元源极结构CSS可以是单层或多层。第一外围源极结构PSS1、第二外围源极结构本文档来自技高网...

【技术保护点】
1.一种半导体存储器装置，该半导体存储器装置包括：/n单元源极结构；/n第一层叠结构，该第一层叠结构设置在所述单元源极结构上，该第一层叠结构包括交替地层叠的多个绝缘图案和多个导电图案；/n沟道结构，该沟道结构穿透所述第一层叠结构，该沟道结构连接到所述单元源极结构；以及/n第一外围晶体管，该第一外围晶体管包括多个杂质区域和栅极结构，/n其中，各个所述杂质区域的底表面的水平高于所述单元源极结构的底表面的水平，并且/n各个所述杂质区域的顶表面的水平低于所述单元源极结构的顶表面的水平。/n

【技术特征摘要】
20200131 KR 10-2020-00119781.一种半导体存储器装置，该半导体存储器装置包括：
单元源极结构；
第一层叠结构，该第一层叠结构设置在所述单元源极结构上，该第一层叠结构包括交替地层叠的多个绝缘图案和多个导电图案；
沟道结构，该沟道结构穿透所述第一层叠结构，该沟道结构连接到所述单元源极结构；以及
第一外围晶体管，该第一外围晶体管包括多个杂质区域和栅极结构，
其中，各个所述杂质区域的底表面的水平高于所述单元源极结构的底表面的水平，并且
各个所述杂质区域的顶表面的水平低于所述单元源极结构的顶表面的水平。


2.根据权利要求1所述的半导体存储器装置，其中，所述第一外围晶体管还包括基部，该基部包括沟道区域，
其中，多个所述杂质区域位于所述基部的上部的两侧，
其中，所述沟道区域位于多个所述杂质区域之间，
其中，所述基部的底表面的水平等于所述单元源极结构的底表面的水平。


3.根据权利要求1所述的半导体存储器装置，其中，所述第一外围晶体管还包括基部，该基部包括沟道区域，
其中，所述基部包括与所述单元源极结构相同的材料。


4.根据权利要求3所述的半导体存储器装置，其中，所述基部和所述单元源极结构包括掺杂多晶硅。


5.根据权利要求1所述的半导体存储器装置，其中，所述栅极结构的顶表面的水平等于所述单元源极结构的顶表面的水平。


6.根据权利要求1所述的半导体存储器装置，其中，所述栅极结构包括：
多个栅极间隔物；
在多个所述栅极间隔物之间的栅极图案；以及
在多个所述栅极间隔物之间的栅极插置层。


7.根据权利要求6所述的半导体存储器装置，其中，所述栅极图案包括与所述单元源极结构相同的材料。


8.根据权利要求7所述的半导体存储器装置，其中，所述栅极图案和所述单元源极结构包括掺杂多晶硅。


9.根据权利要求6所述的半导体存储器装置，其中，所述栅极插置层包括依次层叠的第一插置部、第二插置部和第三插置部，
其中，所述第二插置部包括掺杂多晶硅或未掺杂多晶硅。


10.根据权利要求9所述的半导体存储器装置，其中，所述第一插置部和所述第三插置部包括相同的材料，并且所述第二插置部包括与所述第一插置部和所述第三插置部的材料不同的材料。


11.根据权利要求6所述的半导体存储器装置，该半导体存储器装置还包括连接到所述第一外围晶体管的多个第一触点，
其中，多个所述第一触点中的至少一个穿透所述栅极间隔物并且连接到多个所述杂质区域中的至少一个。


12.一种半导体存储器装置，该半导体存储器装置包括：
第一外围晶体管；
第一绝缘层，该第一绝缘层覆盖所述第一外围晶体管；
单元源极结构，该单元源极结构在所述第一绝缘层上；
第一层叠结构，该第一层叠结构设置在所述单元源极结构上，该第一层叠结构包括交替地层叠的多个第一绝缘图案和多个导电图案；
沟道结构，该沟道结构穿透所述第一层叠结构，该沟道结构连接到所述单元源极结构；以及
第二外围晶体管，该第二外围晶体管在所述第一绝缘层上，
其中，所述第一外围晶体管设置在比所述单元源极结...

【专利技术属性】
技术研发人员：金在泽，郑蕙英，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR