半导体存储器装置制造方法及图纸

一种半导体存储器装置，该半导体存储器装置包括：层叠结构，其包括在第一方向上彼此间隔开的第一选择图案和第二选择图案；栅极隔离层，其在第一选择图案和第二选择图案之间在与第一方向交叉的第二方向上延伸；沟道结构，其穿透层叠结构；以及第一位线和第二位线，其在第一方向上延伸，所述第一位线和所述第二位线彼此相邻。沟道结构包括：第一沟道结构，其穿透第一选择图案并在第一方向上与栅极隔离层间隔开第一距离；以及第二沟道结构，其穿透第二选择图案并在第一方向上与栅极隔离层间隔开基本上第一距离。第一沟道结构和第二沟道结构分别连接到第二位线和第一位线。

【技术实现步骤摘要】
半导体存储器装置
本公开总体上涉及半导体存储器装置，更具体地，涉及一种三维半导体存储器装置。
技术介绍
半导体存储器装置包括能够存储数据的存储器单元。根据存储数据的方法和保持数据的方法，半导体存储器装置可被分类为易失性半导体存储器装置和非易失性半导体存储器装置。易失性半导体存储器装置是当供电中断时所存储的数据消失的存储器装置，非易失性半导体存储器装置是即使当供电中断时也保持所存储的数据的存储器装置。最近，随着越来越多地使用便携式电子装置，已越来越多地使用非易失性半导体存储器装置，并且需要半导体存储器装置的高集成度和大容量以实现便携性和大容量。为了实现便携性和大容量，已提出了三维半导体存储器装置。
技术实现思路
根据本公开的一方面，提供了一种半导体存储器装置，该半导体存储器装置包括：层叠结构，其包括在第一方向上彼此间隔开的第一选择图案和第二选择图案；栅极隔离层，其在第一选择图案和第二选择图案之间在与第一方向交叉的第二方向上延伸；多个沟道结构，其穿透层叠结构；以及第一位线和第二位线，其在第一方向上延伸，所述第一位线和所述第二位线彼此相邻，其中，多个沟道结构包括：第一沟道结构，其穿透第一选择图案，该第一沟道结构在第一方向上与栅极隔离层间隔开第一距离；以及第二沟道结构，其穿透第二选择图案，该第二沟道结构在第一方向上与栅极隔离层间隔开基本上第一距离，其中，第一沟道结构连接到第二位线，并且第二沟道结构连接到第一位线，其中，第一位线和第二位线中的每一个与第一沟道结构和第二沟道结构交叠。根据本公开的另一方面，提供了一种半导体存储器装置，该半导体存储器装置包括：第一层叠结构和第二层叠结构，其包括绝缘图案和导电图案；第一狭缝结构，其设置在第一层叠结构和第二层叠结构之间以允许第一层叠结构和第二层叠结构彼此间隔开，该第一狭缝结构在第一方向上延伸；多个第一沟道结构，其穿透第一层叠结构；以及多个第二沟道结构，其穿透第二层叠结构，其中，多个第一沟道结构之间在第一方向上的间距被定义为第一距离，其中，多个第二沟道结构在第一方向上相对于第一沟道结构移位第二距离，其中，第二距离小于第一距离。根据本公开的另一方面，提供了一种半导体存储器装置，该半导体存储器装置包括：第一层叠结构和第二层叠结构，其包括绝缘图案和导电图案；狭缝结构，其设置在第一层叠结构和第二层叠结构之间以允许第一层叠结构和第二层叠结构彼此间隔开；第一沟道结构，其穿透第一层叠结构；第二沟道结构，其穿透第二层叠结构，所述第二沟道结构被设置为关于狭缝结构与第一沟道结构基本上对称；第一触点，其连接到第一沟道结构；第二触点，其连接到第二沟道结构，所述第二触点被设置为关于狭缝结构与第一触点不对称；以及位线，其连接到第一触点和第二触点。附图说明现在将在下文参照附图描述实施方式的示例；然而，其可按照不同的形式来具体实现，不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整，并且将向本领域技术人员传达示例的范围。在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。图1A是根据本公开的实施方式的半导体存储器装置的平面图。图1B是沿着图1A所示的线A-A’截取的截面图。图1C是沿着图1A所示的线B-B’截取的截面图。图1D是图1A所示的区域C的放大图。图2A是根据本公开的实施方式的半导体存储器装置的平面图。图2B是图2A所示的区域D的放大图。图2C是图2A所示的区域E的放大图。图3A是根据本公开的实施方式的半导体存储器装置的示意性平面图。图3B是图3A所示的区域F的放大图。图3C是图3A所示的区域G的放大图。图4是根据本公开的实施方式的半导体存储器装置的示意性平面图。图5是根据本公开的实施方式的半导体存储器装置的示意性平面图。图6是示出根据本公开的实施方式的存储器系统的配置的框图。图7是示出根据本公开的实施方式的计算系统的配置的框图。具体实施方式为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。根据本公开的概念的实施方式可按照各种形式实现，不能被解释为限于本文中所阐述的实施方式。实施方式提供一种能够改进操作可靠性的半导体存储器装置。图1A是根据本公开的实施方式的半导体存储器装置的平面图。图1B是沿着图1A所示的线A-A’截取的截面图。图1C是沿着图1A所示的线B-B’截取的截面图。图1D是图1A所示的区域C的放大图。参照图1A至图1D，根据实施方式的半导体存储器装置可包括第一源极层SL1。第一源极层SL1可具有沿着由第一方向D1和第二方向D2限定的平面延伸的板形状。第一源极层SL1可包括导电材料。在示例中，第一源极层SL1可包括未掺杂多晶硅或P型掺杂多晶硅。第一源极层SL1可包括第一至第三隔离区域DR1、DR2和DR3以及第一层叠区域SR1和第二层叠区域SR2。第一至第三隔离区域DR1、DR2和DR3可沿着第一方向D1依次布置。第二隔离区域DR2可设置在第一隔离区域DR1和第三隔离区域DR3之间。第一层叠区域SR1可设置在第一隔离区域DR1和第二隔离区域DR2之间。第二层叠区域SR2可设置在第二隔离区域DR2和第三隔离区域DR3之间。尽管附图中未示出，包括外围电路结构和连接结构的基板可设置在第一源极层SL1下方。基板可以是单晶半导体基板。在示例中，基板可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长工艺形成的外延薄膜。外围电路结构可包括NMOS晶体管、PMOS晶体管、电阻器和电容器。NMOS晶体管、PMOS晶体管、电阻器和电容器可用作构成行解码器、列解码器、页缓冲器电路和输入/输出电路的元件。连接结构可包括接触插塞和线。第二源极层SL2可设置在第一源极层SL1上。第二源极层SL2可具有沿着由第一方向D1和第二方向D2限定的平面延伸的板形状。第二源极层SL2可包括导电材料。在示例中，第二源极层SL2可包括N型掺杂多晶硅。第一至第三狭缝结构SS1、SS2和SS3可分别设置在第一至第三隔离区域DR1、DR2和DR3上。第一层叠结构CE1可设置在第一层叠区域SR1上。第二层叠结构CE2可设置在第二层叠区域SR2上。第一至第三狭缝结构SS1、SS2和SS3可允许第一层叠结构CE1和第二层叠结构CE2彼此间隔开。如附图中所示，在实施方式中，第一狭缝结构SS1和第三狭缝结构SS3可以是狭缝绝缘层110，并且第二狭缝结构SS2可包括公共源极线CSL和源极绝缘层120。与附图中所示不同，在与图1B所示的实施方式不同的实施方式中，第一狭缝结构SS1和第三狭缝结构SS3可包括公共源极线和源极绝缘层，并且第二狭缝结构SS2可以是狭缝绝缘层。第一层叠结构CE1可本文档来自技高网...

【技术保护点】
1.一种半导体存储器装置，该半导体存储器装置包括：/n层叠结构，该层叠结构包括在第一方向上彼此间隔开的第一选择图案和第二选择图案；/n栅极隔离层，该栅极隔离层在所述第一选择图案和所述第二选择图案之间在与所述第一方向交叉的第二方向上延伸；/n多个沟道结构，多个所述沟道结构穿透所述层叠结构；以及/n第一位线和第二位线，所述第一位线和所述第二位线在所述第一方向上延伸，所述第一位线和所述第二位线彼此相邻，/n其中，多个所述沟道结构包括：/n第一沟道结构，该第一沟道结构穿透所述第一选择图案，该第一沟道结构在所述第一方向上与所述栅极隔离层间隔开第一距离；以及/n第二沟道结构，该第二沟道结构穿透所述第二选择图案，该第二沟道结构在所述第一方向上与所述栅极隔离层间隔开所述第一距离，/n其中，所述第一沟道结构连接到所述第二位线，并且/n所述第二沟道结构连接到所述第一位线，/n其中，所述第一位线和所述第二位线中的每一个与所述第一沟道结构和所述第二沟道结构交叠。/n

【技术特征摘要】
20191121 KR 10-2019-01507251.一种半导体存储器装置，该半导体存储器装置包括：
层叠结构，该层叠结构包括在第一方向上彼此间隔开的第一选择图案和第二选择图案；
栅极隔离层，该栅极隔离层在所述第一选择图案和所述第二选择图案之间在与所述第一方向交叉的第二方向上延伸；
多个沟道结构，多个所述沟道结构穿透所述层叠结构；以及
第一位线和第二位线，所述第一位线和所述第二位线在所述第一方向上延伸，所述第一位线和所述第二位线彼此相邻，
其中，多个所述沟道结构包括：
第一沟道结构，该第一沟道结构穿透所述第一选择图案，该第一沟道结构在所述第一方向上与所述栅极隔离层间隔开第一距离；以及
第二沟道结构，该第二沟道结构穿透所述第二选择图案，该第二沟道结构在所述第一方向上与所述栅极隔离层间隔开所述第一距离，
其中，所述第一沟道结构连接到所述第二位线，并且
所述第二沟道结构连接到所述第一位线，
其中，所述第一位线和所述第二位线中的每一个与所述第一沟道结构和所述第二沟道结构交叠。


2.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
第一触点，该第一触点连接所述第一沟道结构和所述第二位线；以及
第二触点，该第二触点连接所述第二沟道结构和所述第一位线，
其中，所述第一触点的中心和所述第二触点的中心在所述第二方向上彼此间隔开第二距离。


3.根据权利要求2所述的半导体存储器装置，其中，所述沟道结构还包括在所述第二方向上与所述第一沟道结构相邻的第三沟道结构，
其中，所述第二距离是所述第一沟道结构和所述第三沟道结构之间在所述第二方向上的间距的1/4。


4.根据权利要求2所述的半导体存储器装置，其中，所述第二距离等于所述第一位线和所述第二位线之间的间距。


5.根据权利要求1所述的半导体存储器装置，其中，所述第一沟道结构和所述第二沟道结构被设置为关于所述栅极隔离层彼此对称。


6.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
第三位线，该第三位线与所述第二位线相邻；以及
第四位线，该第四位线与所述第三位线相邻，
其中，多个所述沟道结构还包括：
第四沟道结构，该第四沟道结构穿透所述第一选择图案，该第四沟道结构在所述第一方向上与所述栅极隔离层间隔开第三距离；以及
第五沟道结构，该第五沟道结构穿透所述第二选择图案，该第五沟道结构在所述第一方向上与所述栅极隔离层间隔开所述第三距离，
其中，所述第三距离大于所述第一距离，
其中，所述第四沟道结构连接到所述第四位线，并且
所述第五沟道结构连接到所述第三位线。


7.根据权利要求6所述的半导体存储器装置，其中，多个所述沟道结构还包括：
第六沟道结构，该第六沟道结构穿透所述第一选择图案，该第六沟道结构在所述第一方向上与所述栅极隔离层间隔开第四距离；以及
第七沟道结构，该第七沟道结构穿透所述第二选择图案，该第七沟道结构在所述第一方向上与所述栅极隔离层间隔开所述第四距离，
其中，所述第四距离大于所述第三距离，
其中，所述第六沟道结构连接到所述第一位线，并且
所述第七沟道结构连接到所述第二位线。


8.根据权利要求7所述的半导体存储器装置，其中，多个所述沟道结构还包括：
第八沟道结构，该第八沟道结构穿透所述第一选择图案，该第八沟道结构在所述第一方向上与所述栅极隔离层间隔开第五距离；以及
第九沟道结构，该第九沟道结构穿透所述第二选择图案，该第九沟道结构在所述第一方向上与所述栅极隔离层间隔开所述第五距离，
其中，所述第五距离大于所述第四距离，
其中，所述第八沟道结构连接到所述第三位线，并且
所述第九沟道结构连接到所述第四位线。


9.一种半导体存储器装置，该半导体存储器装置包括：
第一层叠结构和第二层叠结构，所述第一层叠结构和所述第二层叠结构包括绝缘图案和导电图案；
第一狭缝结构，该第一狭缝结构设置在所述第一层叠结构和所述第二层叠结构之间以允许所述第一层叠结构和所述第二层叠结构彼此间隔开，该第一狭缝结构在第一方向上延伸；
多个第一沟道结构，多个所述第一沟道结构穿透所述第一层叠结构；以及
多个第二沟道结构，多个所述第二沟道结构穿透所述第二层叠结构，
其中，多个所述第一沟道结构之间在所述第一方向上的间距被定义为第一距离，
其中，所述第二沟道结构在所述第一方向上相对于所述第一沟道结构移位第二距离，
其中，所述第二距离小于所述第一距离。


10.根据权利要求9所述的半导体存储器装置，其中，所述第二距离是所述第一距离的1/4。


11.根据权利要求9所述的半导体存储器装置，该半导体存储器装置还包括在与所述第一方向交叉的第二方向上延伸的多条位线，
其中，多条所述位线之间在所述第一方向上的间距等于所述第二距离。


12.根据权利要求9所述的半导体存储器装置，该半导体存储器装置还包括：
第三层叠结构，该第三层叠结构包括所述绝缘图案和所述导电图案；
第二狭缝结构，该第二狭缝结构设置在所述第二层叠结构和所述第三层叠结构之间以允许所述第二层叠结构和所述第三层叠...

【专利技术属性】
技术研发人员：洪暎玉，崔殷硕，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR