垂直半导体装置及其制造方法制造方法及图纸

垂直半导体装置及其制造方法。一种半导体装置包括：交替层叠物，其设置在下结构上方并且包括交替地层叠的多个栅电极和多个介电层；存储器层叠结构，其包括延伸以穿透交替层叠物的沟道层以及围绕沟道层的存储器层；源极接触层，其与垂直沟道层的下外壁接触并且设置在下结构和交替层叠物之间；源极接触插塞，其与存储器层叠结构间隔开并且延伸以穿透交替层叠物；以及密封间隔物，其被设置为密封栅电极并且设置在源极接触插塞和栅电极之间，该密封间隔物的抗蚀刻性不同于介电层的抗蚀刻性。

【技术实现步骤摘要】
垂直半导体装置及其制造方法
本公开的实施方式涉及半导体装置，更具体地，涉及一种制造垂直半导体装置的方法。
技术介绍
诸如半导体装置的电子装置的制造包括用于形成三维结构或高宽高比(aspectratio)结构的间隙填充工艺。例如，在制造垂直半导体装置时执行形成高宽高比结构的间隙填充工艺。
技术实现思路
本公开的实施方式涉及一种具有改进的可靠性的垂直半导体装置以及制造该垂直半导体装置的方法。根据本公开的实施方式，一种半导体装置包括：交替层叠物，其设置在下结构上方并且包括交替地层叠的多个栅电极和多个介电层；存储器层叠结构，其包括延伸以穿透交替层叠物的沟道层以及围绕沟道层的存储器层；源极接触层，其与垂直沟道层的下外壁接触并且设置在下结构和交替层叠物之间；源极接触插塞，其与存储器层叠结构间隔开并且延伸以穿透交替层叠物；以及密封间隔物，其被设置为密封栅电极并且设置在源极接触插塞和栅电极之间，该密封间隔物的抗蚀刻性不同于介电层的抗蚀刻性。根据本公开的另一实施方式，一种制造半导体装置的方法包括以下步骤：在下结构上方形成源极牺牲层；在源极牺牲层上方形成多个介电层和多个牺牲层交替地层叠的多层层叠物；形成包括沟道层和存储器层的存储器层叠结构，该存储器层叠结构延伸以穿透多层层叠物和源极牺牲层；形成与存储器层叠结构间隔开并延伸以穿透多层层叠物和源极牺牲层的垂直接触凹陷；通过经由垂直接触凹陷选择性地去除源极牺牲层和存储器层叠结构的存储器层的下部来暴露沟道层的下外壁；形成围绕沟道层的下外壁的源极接触层；利用栅电极替换多层层叠物的牺牲层以形成交替层叠物；在源极接触层和栅电极上方形成含碳间隔物以密封垂直接触凹陷的侧壁；以及在垂直接触凹陷中形成源极接触插塞。根据本公开的另一实施方式，一种制造半导体装置的方法包括以下步骤：在下结构上方形成包括衬垫层(linerlayer)和源极牺牲层的第一多层层叠物；在第一多层层叠物上方形成包括介电层和牺牲层的第二多层层叠物；形成延伸穿过第二多层层叠物和源极牺牲层的垂直接触凹陷；利用源极接触层替换源极牺牲层；在垂直接触凹陷的侧壁上形成含碳间隔物；利用导电层替换牺牲层；以及在垂直接触凹陷中形成源极接触插塞。附图说明图1是示出根据本公开的实施方式的垂直半导体装置的横截面图。图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13和图14是示出根据本公开的实施方式的垂直半导体装置的制造方法的横截面图。图15是示出根据本公开的另一实施方式的垂直半导体装置的横截面图。图16、图17、图18、图19、图20、图21、图22、图23、图24、图25、图26、图27和图28是示出根据本公开的另一实施方式的垂直半导体装置的制造方法的横截面图。具体实施方式下面将参照附图更详细地描述本公开的实施方式。然而，本公开的实施方式可按不同的形式实现，不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整，并且将向本领域技术人员充分传达本公开的各种实施方式的范围。贯穿本公开，相似的标号贯穿本公开的各种附图和实施方式表示相似的部件。附图未必按比例，在一些情况下，比例可能被夸大以便清楚地示出实施方式的特征。当第一层被称为在第二层“上”或在基板“上”时，其不仅指第一层直接形成在第二层或基板上的情况，而且指第三层存在于第一层与第二层或基板之间的情况。图1是示出根据本公开的实施方式的垂直半导体装置100的横截面图。参照图1，垂直半导体装置100可设置在下结构101上方，并且垂直半导体装置100可包括：交替层叠物120，其中介电层111和栅电极127交替地层叠；存储器层叠结构120P，其包括延伸以穿透交替层叠物120的沟道层118以及围绕沟道层118的层(或存储器层)115、116和117的层叠物；源极接触层124，其设置在下结构101和交替层叠物120之间，同时接触沟道层118的底部的外壁；源极接触插塞132，其与存储器层叠结构120P间隔开并延伸穿过交替层叠物120；以及密封间隔物128，其具有与介电层111不同的抗蚀刻性，同时密封源极接触插塞132的外壁。密封间隔物128可密封栅电极127并设置在源极接触插塞132与栅电极127之间，并且可具有与介电层111不同的抗蚀刻性。源极接触插塞132的外壁可由密封间隔物128围绕，并且密封间隔物128可垂直延伸以覆盖栅电极127、介电层111和源极接触层124。下结构101可包括适合于半导体处理的材料。下结构101可包括基板，并且基板可包括半导体基板。例如，下结构101可以是硅基板、单晶硅基板、多晶硅基板、非晶硅基板、硅锗基板、单晶硅锗基板、多晶硅锗基板、碳掺杂硅基板、其组合或其多层。下结构101可包括其它半导体材料，例如锗。下结构101可包括诸如化合物半导体基板的III/V族半导体基板，例如GaAs。下结构101可包括绝缘体上硅(SOI)基板。尽管未示出，根据本公开的另一实施方式，下结构101可包括基板、形成在基板上方的至少一个控制电路以及多层金属线。多层层叠结构可形成在下结构101上方。多层层叠结构可包括源极水平层叠物110以及源极水平层叠物110上方的交替层叠物120。源极水平层叠物110的高度可低于交替层叠物120的高度。源极水平层叠物110可包括下源极层102、源极接触层124和上源极层106。源极接触层124可形成在下源极层102上方，上源极层106可形成在源极接触层124上方。源极接触层124可设置在下源极层102和上源极层106之间。下源极层102、上源极层106和源极接触层124可包括半导体材料。下源极层102、上源极层106和源极接触层124可包括多晶硅。源极接触层124可包括掺杂有磷(P)的多晶硅。源极接触层124可包括含碳的多晶硅。源极接触层124可包括磷掺杂多晶硅(SiP)和碳掺杂多晶硅(SiC)的层叠物。下源极层102和上源极层106可包括未掺杂多晶硅或掺杂多晶硅。交替层叠物120可被称为存储器单元层叠物或存储器单元串。交替层叠物120可具有多个介电层111和多个栅电极127交替地层叠的结构。介电层111当中的顶介电层113可比低于顶介电层113的水平处的介电层111厚。介电层111可包括氧化硅。栅电极127可包括低电阻材料。栅电极127可包括基于金属的材料。栅电极127可包括金属、金属硅化物、金属氮化物或其组合。例如，金属可包括镍、钴、铂、钛、钽或钨。金属硅化物可包括硅化镍、硅化钴、硅化铂、硅化钛、硅化钽或硅化钨。栅电极127可包括氮化钛和钨的层叠物。栅电极127的端部可具有从介电层111的端部水平凹陷的形状。存储器层叠结构120P可垂直延伸以穿透交替层叠物120。存储器层叠结构120P可具有柱形状。存储器层叠结构120P可包括阻挡层115、电荷俘获层116、隧道介电层117、沟道层118和芯介电层119。存储器层叠结构120P可包括ONOP结构。ONOP结构可包括氧化物、氮化物、氧化物和多本文档来自技高网...

【技术保护点】
1.一种半导体装置，该半导体装置包括：/n交替层叠物，该交替层叠物设置在下结构上方并且包括交替地层叠的多个栅电极和多个介电层；/n存储器层叠结构，该存储器层叠结构包括延伸以穿透所述交替层叠物的沟道层以及围绕所述沟道层的存储器层；/n源极接触层，该源极接触层与垂直沟道层的下外壁接触并设置在所述下结构与所述交替层叠物之间；/n源极接触插塞，该源极接触插塞与所述存储器层叠结构间隔开并延伸以穿透所述交替层叠物；以及/n密封间隔物，该密封间隔物被设置为密封所述栅电极并设置在所述源极接触插塞与所述栅电极之间，该密封间隔物的抗蚀刻性不同于所述介电层的抗蚀刻性。/n

【技术特征摘要】
20191129 KR 10-2019-01568721.一种半导体装置，该半导体装置包括：
交替层叠物，该交替层叠物设置在下结构上方并且包括交替地层叠的多个栅电极和多个介电层；
存储器层叠结构，该存储器层叠结构包括延伸以穿透所述交替层叠物的沟道层以及围绕所述沟道层的存储器层；
源极接触层，该源极接触层与垂直沟道层的下外壁接触并设置在所述下结构与所述交替层叠物之间；
源极接触插塞，该源极接触插塞与所述存储器层叠结构间隔开并延伸以穿透所述交替层叠物；以及
密封间隔物，该密封间隔物被设置为密封所述栅电极并设置在所述源极接触插塞与所述栅电极之间，该密封间隔物的抗蚀刻性不同于所述介电层的抗蚀刻性。


2.根据权利要求1所述的半导体装置，其中，所述密封间隔物包括抗湿法蚀刻性大于所述介电层的抗湿法蚀刻性的材料。


3.根据权利要求1所述的半导体装置，其中，所述密封间隔物包括含碳材料。


4.根据权利要求1所述的半导体装置，其中，所述密封间隔物包括含碳氧化硅。


5.根据权利要求1所述的半导体装置，其中，所述密封间隔物包括抗湿法蚀刻性大于SiO2的抗湿法蚀刻性并且介电常数低于氮化硅的介电常数的材料。


6.根据权利要求1所述的半导体装置，其中，所述密封间隔物包括SiCO。


7.根据权利要求1所述的半导体装置，其中，所述密封间隔物包括SiO2层和SiCO层的层叠物，并且所述SiCO层与所述源极接触插塞直接接触。


8.根据权利要求1所述的半导体装置，其中，所述密封间隔物包括SiCO，并且SiCO的碳含量小于硅含量和氧含量。


9.根据权利要求1所述的半导体装置，其中，所述源极接触插塞的外壁由所述密封间隔物围绕，并且
其中，所述密封间隔物在特定方向上延伸以覆盖所述栅电极、所述介电层和所述源极接触层，所述栅电极和所述介电层在所述特定方向上层叠。


10.根据权利要求1所述的半导体装置，其中，所述密封间隔物包括在特定方向上延伸以分别密封所述栅电极的一个或更多个端部的一个或更多个突起，所述特定方向垂直于多个所述栅电极和多个所述介电层层叠的方向。


11.根据权利要求1所述的半导体装置，其中，所述密封间隔物具有在至范围内的厚度。


12.根据权利要求1所述的半导体装置，该半导体装置还包括：
在所述交替层叠物与所述源极接触层之间的上源极层；以及
在所述源极接触层与所述下结构之间的下源极层，
其中，所述上源极层和所述下源极层中的每一个包括半导体材料。


13.根据权利要求1所述的半导体装置，其中，所述源极接触插塞包括：
含硅材料图案；
设置在所述含硅材料图案上方的含金属材料图案；以及
设置在所述含硅材料图案与所述含金属材料图案之间的屏障材料层。


14.根据权利要求1所述的半导体装置，其中，所述密封间隔物包括SiCN、SiBCN或SiBN。


15.根据权利要求1所述的半导体装置，该半导体装置还包括：
在所述交替层叠物与所述源极接触层之间的衬垫层，
其中，所述衬垫层和所述密封间隔物包括相同的材料。


16.根据权利要求15所述的半导体装置，其中，所述衬垫层和所述密封间隔物包括含碳氧化硅。


17.根据权利要求16所述的半导体装置，其中，所述交替层叠物的多个所述介电层包括底介电层、所述交替层叠物的设置在所述底介电层上方的多个剩余介电层，所述底介电层的厚度比各个所述剩余介电层的厚度薄。


18.一种制造半导体装置的方法，该方法包括以下步骤：
在下结构上方形成源极牺牲层；
在所述源极牺牲层上方形成多个介电层和多个牺牲层交替地层叠的多层层叠物；
形成包括沟道层和存储器层的存储器层叠结构，该存储器层叠结构延伸以穿透所述多层层叠物和所述源极牺牲层；
形成垂直接触凹陷，该垂直接触凹陷与所述存储器层叠结构间隔开并延伸以穿透所述多层层叠物和所述源极牺牲层；
通过经由所述垂直接触凹陷选择性地去除所述源极牺牲层和所述存储器层叠结构的所述存储器层的下部来暴露所述沟道层的下...

【专利技术属性】
技术研发人员：金镇河，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR