对要存储在非易失性存储器阵列上的数据进行编码的电路、系统和方法技术方案

本发明专利技术是用于将位存储在非易失性存储器（“ＮＶＭ”）阵列上的方法、电路和系统。根据本发明专利技术的一些实施例，位加扰块可以按照分散模式重新排列所接收的位块。纠错码块可以根据初始位块或根据重新排列的位块产生纠错码（ＥＣＣ），以及数据存储电路可以将ＥＣＣ和位块存储在ＮＶＭ阵列中，该ＥＣＣ不是从该位块中得出的。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术总体上涉及非易失性存储器(“NVM”)器件。更具体地说，本专利技术涉及对要写入NVM阵列的位进行编码或重新排列。
技术介绍
非易失性存储器(“NVM”)单元通用的有多种单元结构，包括“浮置栅”和“氮化物只读存储器”(“NROM”)。NVM单元一般由具有可编程阈值电压的晶体管形成。这些晶体管具有阈值电压(“Vt”)，通过对位于晶体管中控制栅和沟道之间的电荷存储区进行充电或放电来对该阈值电压进行编程或将其擦除。通过对存储单元的电荷存储区进行充电或放电将数据写入这种存储单元中，以获得与数据对应的阈值电压。NVM单元可以适于在单个电荷存储区中存储单个位、在多个电荷存储区中存储多个位、或者使用多级编程(“MLC”)在单个或多个电荷存储区中存储多个位。NVM单元组可被构造成多种阵列结构，这些结构通常具有在每个交叉点处具有至少一个单元的列和行的网格。不同的NVM阵列结构可以工作在不同的操作模式下。例如，NVM单元可以(但是不限于)形成并作为可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、和快速EEPROM存储器阵列工作。NVM单元阵列一般制作在半导体衬底上，与适于编程阵列和向其及从其读取数据的电路相邻。编程和读取电路一般可被称为编码器/解码器的控制器。控制器一般具有允许该控制器与需要存取NVM阵列的设备或数字装置互连的接口线。不同的控制器遵照与外部设备或数字装置通信的不同标准，例如控制器可以适于使用智能卡或MMC标准进行通信。由于基于NVM的器件在操作时具有一定的位读取或写入错误的可能性，因此控制器可以包括“错误检测”和/或“纠错编码”(“ECC”)功能。具有内置检错的NVM芯片或器件一般使用通常所说的奇偶校验法检查错误。奇偶校验的问题在于它发现错误但是并不纠正它们。重要的设备可能需要更高的容错水平，并由此当在NVM阵列上存储数据时，控制器可以产生与正在存储的数据相关联的ECC并且可以将该ECC与初始数据存储在一起。当从阵列读取数据时，控制器可以用数据的相关联ECC来恢复由于编程或读取数据时产生的错误而丢失的数据。控制器还可以包括当将数据写入NVM阵列或从其中读取数据时临时存储数据的存储缓冲器。要存储在NVM阵列上的数据可以首先与数据的相关联的ECC一起存储在存储缓冲器上。存储缓冲器的每片可以被复制到NVM阵列中的行的一部分。在包括双或多电荷存储区单元和/或MLC的存储器阵列中，其中多个位可以存储在单个单元上，存储缓冲器的片中的两个或更多相邻位可以被复制到NVM阵列上的单个存储单元上。在单个NVM单元上存储来自数据流或数据块的多个相邻位在单元失效的情况下可能具有与数据恢复有关的缺点。
技术实现思路
本专利技术是用于重新排列要存储在NVM阵列上的数据块的数据位的电路、系统和方法。作为本专利技术的一些实施例的部分，可以在产生ECC之前或期间重新排列这些位(即加扰)，而在本专利技术的其它实施例中，可以在根据初始位产生ECC之后重新排列位。根据本专利技术的一些实施例，位可以按照重新排列的次序存储在NVM阵列上，而在本专利技术的其它实施例中，位可以按照它们的初始次序存储在NVM上。根据其中位按照重新排列的次序存储在NVM阵列上的本专利技术实施例，当从NVM阵列读取位时，可以以与存储前重新排列数据位相反的方式再次重新排列读取位(即解扰的)以便恢复初始数据位。初始位可用于对读取位执行ECC检验和校正功能。根据本专利技术的实施例，其中位按照它们的初始次序存储在NVM阵列上，当从NVM阵列读取位时，可以以与产生ECC前重新排列数据位相同的方式再次重新排列读取位。所述重新排列的位可以用于对读取位执行ECC检验和校正功能。附图说明在说明书的结束部分具体指出并且清楚地要求了本专利技术的主题。然而，通过阅读附图时参考以下详细描述，关于本专利技术的结构和操作方法及其包含物、特征和优点可以得到最佳理解，其中图1是示出根据本专利技术的一些实施例的具有位加扰器和纠错编码块的NVM阵列控制器的方框图，通过该控制器数据可以以加扰的方式存储在NVM阵列上；图2是示出根据本专利技术的一些实施例的具有位加扰器和纠错编码块以及临时存储缓冲器的NVM阵列控制器的方框图，通过该控制器数据可以以加扰的方式存储在NVM阵列上；图3是示出根据本专利技术的一些实施例的具有位加扰器和纠错编码块以及临时存储缓冲器的NVM阵列控制器的方框图，通过该控制器数据可以按照未加扰的次序存储在NVM阵列上；图4是示出临时缓冲器(例如SRAM)的一列中的位可以如何映射到NVM阵列的一行上的实例的方框图；图5是示出临时缓冲器(例如SRAM)的多列中的位可以如何映射到NVM阵列的多行上的实例的方框图，其中NVM阵列的每个单元可以存储两个位；图6是示出根据本专利技术的多个实施例的数据加扰器&ECC块的特写的方框图；图7是示出根据本专利技术的一些实施例的可以如何重新排列位或对位加扰的一个实例的图示；图8是示出根据本专利技术的多个实施例的用于存储和恢复位的两种独立方法的步骤的流程图。应当认识到，为了图解的简单和清楚起见，图中示出的元件没有必要按比例绘制。例如，为了清楚一些元件的尺寸可以相对于其它元件进行了放大。另外，在被认为适当的地方，参考标号可以在图之间重复以表示相应或类似的元件。具体实施例方式本专利技术是用于重新排列要存储在NVM阵列上的数据块的数据位的电路、系统和方法。按照本专利技术的一些实施例的部分，可以在产生ECC之前或期间依照一种分散模式(spreading pattern)重新排列这些位(即加扰)，而在本专利技术的其它实施例中，可以在根据初始位产生ECC之后重新排列位。根据本专利技术的一些实施例，位可以按照重新排列的次序存储在NVM阵列上，而在本专利技术的其它实施例中，位可以按照它们的初始次序存储在NVM上。根据其中位按照重新排列的次序存储在NVM阵列上的本专利技术实施例，当从NVM阵列读取位时，可以以与存储前重新排列数据位的方式相反的方式再次重新排列读取位(即解扰的)，以便恢复初始数据位。初始位可由ECC来操作并可对读取的位执行校正功能。根据其中位按照它们的初始次序存储在NVM阵列上的本专利技术实施例，当从NVM阵列读取位时，可以按照所述分散模式以与产生ECC前重新排列数据位所采取的方式相同的方式再次重新排列读取的位。重新排列的位可由ECC来操作并可对读取的位执行校正功能。现在转到图1，其示出了根据本专利技术的一些实施例的NVM阵列控制器100的方框图，包括位次序加扰器块110、纠错编码/解码块130、位次序解扰器块120、数据写入/编程电路140、和数据读取电路150。根据涉及图1的方框图的本专利技术的实施例，数据块可以存储在NVM阵列200上，它的位按照位分散模式被加扰或重新排列。图2示出基本上与图1所示的相同的控制器结构，以及附加的元件—存储缓冲器160。图1和2都可以依照在图8的流程图中概述的方法中的一些步骤来工作。输入数据块可以进入控制器100，以准备被复制或存储到NVM阵列200上。对于该实例，数据块可以是八个连续的字节(即64位)，即涉及NVM阵列时的标准大小。然而，本领域的技术人员当然能理解数据块大小的选择是任意的并且本专利技术并不局限于任何预定的数据块大小。作为准备复制到NVM阵列200的部分，数据块本文档来自技高网...

【技术保护点】
一种将位存储在非易失性存储器（“ＮＶＭ”）阵列上的方法，包括：接收特定次序的位块；根据分散模式重新排列所接收的块中的位的次序；基于位的初始块或基于位的重新排列的块产生纠错码（“ＥＣＣ”）；以及将ＥＣＣ和不是从 其得到ＥＣＣ的位块存储在所述ＮＶＭ阵列中。

【技术特征摘要】
【国外来华专利技术】US 2003-9-23 10/667,4811.一种将位存储在非易失性存储器(“NVM”)阵列上的方法，包括接收特定次序的位块；根据分散模式重新排列所接收的块中的位的次序；基于位的初始块或基于位的重新排列的块产生纠错码(“ECC”)；以及将ECC和不是从其得到ECC的位块存储在所述NVM阵列中。2.一种读取根据分散模式以重新排列的次序存储在非易失性存储器(“NVM”)阵列上的位块的方法，包括利用相反的分散模式重新排列所存储的块，并利用在根据分散模式重新排列并存储块之前产生的纠错码(“ECC”)来操作该块。3.一种读取与纠错码(“ECC”)一起存储在非易失性存储器(“NVM”)阵列上的位块的方法，该ECC基于通过分散模式重新排列之后的位块，所述方法包括利用分散模式重新排列存储的块，并利用所存储的(“ECC”)来操作被重新排列的块；以及利用相反...

【专利技术属性】
技术研发人员：M拉茨，Z科亨，A马库，
申请(专利权)人：英飞凌科技弗拉斯有限责任两合公司，
类型：发明
国别省市：DE[德国]