错误登记方法及相应的寄存器技术

本发明专利技术涉及错误登记方法和附加于一个双计算机系统的寄存器，其中，在该寄存器中信息以位的形式存放，该双计算机系统包括一个错误识别机构，该寄存器中的位作为错误位代表该错误识别机构的至少一个错误信号。

【技术实现步骤摘要】
【国外来华专利技术】
技术介绍
本专利技术起因于与独立权项的现有技术中已知的特征相一致的、将对一个双计算机系统的数据和/或指令的访问延时的方法以及相应的延时装置。在未来的应用中，特别是在汽车或工业制品领域，诸如在机械领域和自动化领域中，越来越多地将基于微处理器或者基于计算机的控制和调节系统用于安全性重要的应用。这时，双计算机系统或者双处理器系统(双核)是目前安全性重要的应用中常用的计算机系统，特别是车辆，诸如防阻塞系统、电子稳定性程序(ESP)、线控操作系统，如线控驱动或线控驾驶或线控煞车等等或者其他联网系统。为了满足将来的应用对安全性的这些高要求，要求强有力的错误机理和错误处理机构，特别是，为了应对例如在计算机系统半导体结构小型化时出现的瞬态错误。这时，相对困难的是保护核的自身，亦即处理器。对此的一个解决方案是，如上所述，用双计算机系统或者双核系统来进行错误检测。但是，在这样双计算机系统中一个问题是，数据的比较，特别是错误识别用输出数据的比较，只能在输出时或输出后进行。就是说，在保证该数据和/或指令是正确的之前，数据已经被引到外部汇集点，即例如一个用数据总线或者指令总线连接的组件，诸如存储器或者其他输入/输出部件。这可能导致对错误数据和/或指令的访问，亦即写操作和/或读操作，特别是在对存储器访问中出错。由于这个问题，在重建确定的系统状态时出现错误或者只有用非常高的代价才能实现重建时排除出错的后果，在出错中断后产生正确的数据，在崩溃后重新使一个系统准备就绪，以及在电路上回到原始状态(这被更宽泛地概括为“恢复(Recovery)”)。这样的错误可以通过该双计算机系统的至少一个计算机的写操作和/或读操作形式的访问导致整个系统和连接于其上的单元出错，更加困难的是无法确定其中哪一个数据和/或指令发生了错误的变化。 双处理器系统只能识别已经出现的错误，但是不能提供引出有效的错误处理。由于半导体结构逐渐缩小，与稳态错误相比，瞬态错误的出现频率急剧增大，所以为了提高将来系统的可用性，需要有效的错误处理。 因此，本专利技术任务是，解决所述问题并提高可用性。
技术实现思路
本专利技术旨在提供一种错误登记方法、给双计算机系统分配的寄存器以及相应的双计算机系统，其中，在该寄存器中信息以位的形式存放，该双计算机系统包括一个错误识别机构，寄存器中的位最好作为错误位代表错误识别机构的至少一个错误信号。 最好这样形成该寄存器，使得该错误识别机构可以设置一个相应的错误位，且该错误位可以由双计算机系统重新清除，其中，该寄存器包含在双计算机系统的一个计算机中，或者插入在双计算机系统一个计算机的存储区中。 最好仅根据一个最初的错误设置该寄存器中的一个错误位。接着，最好将多个错误信号结合为一个统一的错误信号，并通过该统一的错误信号引发一个中断。 最好在双计算机系统中为每个计算机设置一个寄存器，其中，在一个实施例中双计算机系统的两个计算机都以一个时钟偏移工作，寄存器中错误位的设置也以这个时钟偏移进行。 最好为每个计算机设置一个寄存器，并通过每个统一的错误信号引发一个中断，其中，中断以该时钟偏移引发，在双计算机系统的错误登记方法中，在识别出一个错误时在寄存器中设置至少一个错误位，对该至少一个寄存器进行求值，并根据错误位在寄存器中的位置进行错误处理，或者对该至少一个寄存器进行求值，并根据该寄存器中的错误位进行错误处理，并在错误处理之后重新使该寄存器复位或清除。 本专利技术的其他好处与结构上的优点可从实施例的描述及权项的特征中看出。附图说明下面将参照附图对本专利技术作详细说明。 其中，图1表示带有本专利技术的延时装置的双计算机系统或双处理器系统；图2表示本专利技术的延时装置的第一实施例；图3表示本专利技术的延时装置的第二实施例；图4表示多路复用模块，特别是本专利技术的延时装置的一个可靠的多路复用器；图5表示错误登记用的寄存器及其功能。 下面根据实施例对本专利技术作详细说明。具体实施方式图1表示带有第一计算机100(尤其是主计算机)和第二计算机101(尤其是从计算机)的双计算机系统。这时，整个系统由一个可以预先给定的时钟或可以预先给定的时钟周期(clock cycle)CLK驱动。通过计算机100的时钟输入端CLK1，并通过计算机101的时钟输入端CLK2引入时钟。此外，在这个双计算机系统中，例如包含错误识别用的专门特征，其中，第一计算机100及第二计算机101带有一个时间偏移，特别是一个可以预先给定的时间偏移，或带有一个可以预先给定的时钟偏移。一个时间偏移的每个任意时间都是可以预先给定的，而且对于该时钟周期的偏移的每个任意时钟也是可以预先给定的。这可以是时钟周期的一个整数偏移，但正如在此例中所表示的，例如，同样也可以是1.5个时钟周期的偏移，这里第一计算机100刚好在第二计算机101之前1.5个时钟周期工作，被分别驱动。通过这个偏移可以避免同时钟错误，即所谓共模错误，该计算机或者处理器，亦即双核系统的核受到同类型的干扰，因而仍旧无法识别。就是说，通过偏移使计算机在程序进行的不同时刻遭受这样的同时钟错误，据此使该两个计算机受不同的作用，以使错误变得可以识别。相比之下，若没有时钟偏移，同类型的错误作用也许无法识别，需要避免这一点。为了在双计算机系统中在时间上或者时钟上实现这个偏移，尤其是1.5个时钟周期的偏移，设置了偏移模块112至115。 为了识别上述同时钟错误，系统设计成例如在一个预先给定的时间偏移或者时钟偏移上工作，特别是1.5个时钟周期，亦即，当一个计算机例如计算机100直接请求一个组件、特别是外部组件103和104时，第二计算机101刚好延时1.5个时钟周期后再这样做。在这种情况下，为了产生所希望的1.5个周期，亦即1.5个时钟周期的延迟，计算机101向时钟输入端CLK2馈送反相时钟。因此，计算机的上述接口必须通过总线将其数据或指令延迟一个上述时钟周期，亦即这里的1.5个时钟周期，为此，如上所述设置偏移或延迟模块112至115。除了两个计算机或者处理器100和101之外还设置组件103和104，它们通过由总线导线116A、116B和116C组成的总线116以及由总线导线117A和117B组成的总线117连接两个计算机100和101。这时，117是指令总线，其中117A称为指令地址总线，而117B称为部分指令(数据)总线。地址总线117A通过指令地址接口IA1(指令地址1)与计算机100连接，并通过指令地址接口IA2(指令地址2)与计算机101连接。指令本身通过部分指令总线117B传输，它通过指令接口I1(指令1)与计算机100连接，并通过指令接口I2(指令2)与计算机101连接。在这个由117A和117B组成的指令总线117中，中间接入组件103，例如，指令存储器，特别是可靠的指令存储器等。这个组件，特别是在此例中作为指令存储器，也由时钟CLK驱动。除此之外，数据总线用116表示，它包括一个数据地址总线或者数据地址导线116A和数据总线或者数据导线116B。这时，116A亦即数据地址导线通过数据地址接口DA1(数据地址1)与计算机100连接，并通过数据地址接口DA2(数据地址2)与计算机101连接。同样，数据总线或者数据导线116B通过数据接口DO1(数据输出1)和数据接口本文档来自技高网...

【技术保护点】
一种附加于双计算机系统的寄存器，其中，在所述寄存器中信息以位的形式存放，所述双计算机系统包括一个错误识别机构，其特征在于，所述寄存器中的位作为错误位代表错误识别机构的至少一个错误信号。

【技术特征摘要】
【国外来华专利技术】DE 2004-8-6 10 2004 038 596.31.一种附加于双计算机系统的寄存器，其中，在所述寄存器中信息以位的形式存放，所述双计算机系统包括一个错误识别机构，其特征在于，所述寄存器中的位作为错误位代表错误识别机构的至少一个错误信号。2.按照权利要求1的寄存器，其特征在于，所述寄存器构成为使所述错误识别机构可设置相应的错误位且该错误位可由该双计算机系统重新清除。3.按照权利要求1的寄存器，其特征在于，所述寄存器包含在所述双计算机系统的一个计算机中。4.按照权利要求1的寄存器，其特征在于，所述寄存器插入在所述双计算机系统的一个计算机的存储区中。5.按照权利要求1的寄存器，其特征在于，仅根据一个最初的错误设置所述寄存器中的一个错误位。6.按照权利要求1的寄存器，其特征在于，多个错误信号结合为一个统一的错误信号。7.按照权利要求6的寄存器，其特征在于，通过所述统一的错误信号引发一个中断。8.带有按照权利要求1的寄存器的双计算机系统。9.按照权利要求8的双计算机系统，其特征在于，每个计算机设有一个寄存器。10.按照权利要求9的双计算机系统，其特征在于，所述双计算机系统...

【专利技术属性】
技术研发人员：T科特克，A施泰宁格，C埃尔萨罗姆，
申请(专利权)人：罗伯特博世有限公司，
类型：发明
国别省市：DE[德国]