一种读后清零寄存器及读后清零的方法技术

本发明专利技术公开了一种读后清零寄存器及读后清零的方法，本发明专利技术提供的读后清零寄存器包括存储有内容数据的存储单元，还包括第一查找表单元、延时电路单元和第二查找表单元。第一查找表单元用于获取ＣＰＵ读取内容数据的有效时间，并根据该有效时间，生成初始清除信号；延时电路单元用于将初始清除信号以设定的延时间隔，生成延时清除信号；第二查找表单元用于检测延时清除信号，当延时清除信号无效时，输出内容数据；否则，输出信号零。本发明专利技术提供的读后清零寄存器及读后清零的方法，将ＣＰＵ的读取内容数据的有效时间和寄存器的清零内容数据的有效时间严格地隔离开来，避免了现有技术中两者在时间上重叠造成的读取不可靠或者清除不可靠的问题。

【技术实现步骤摘要】

本专利技术涉及数字电路领域，尤其涉及一种读后清零寄存器以及读后清零寄 存器的方法。
技术介绍
在各类功能电路中常需要设计一种特殊的功能寄存器，它能够将保存的信息经过CPU接口读取后自行清零。这种读后清零寄存器的电路装置设计要点是既要保证寄存器可以可靠地被CPU接口读取，又要求CPU接口读取后，寄存器的内容被可靠清零，同时 清零的动作也不能影响读取结果，也就是说清零必须在CPU接口读取数据完 成以后进行。目前已有寄存器的设计方法普遍存在时序上不够严谨，常出现清零不可 靠，或者读取不可靠的问题，根本原因是清零动作和读取动作在时间上存在重叠的问题。图l是以INTEL读写接口模式为例，CPUj:S是片选信号，低电平时表示 寄存器选择有效，CPU一ADDR是中央处理器CPU输出的地址总线信号，对 CPU—ADDR信号进行译码产生CPU_CS信号，因此上时序上看CPU—CS比 CPU一ADDR有效宽度要小。CPU一RD信号是CPU的读有效信号，低电平有效， 在CPU处理器输出CPU—RD为低时，读取采样寄存器的值，CLR信号是对寄 存器清除信号，为高电平时清除寄存器的值。在以往的读后清零寄存器本文档来自技高网...

【技术保护点】
一种读后清零寄存器，包括存储有内容数据的存储单元，其特征在于，还包括：　第一查找表单元，用于获取ＣＰＵ读取所述内容数据的有效时间，并根据获取的有效时间，生成初始清除信号；所述初始清除信号的有效电平的起始时间不早于ＣＰＵ读取内容数据的有 效时间；　延时电路单元，用于将所述初始清除信号以设定的延时间隔，生成延时清除信号；　第二查找表单元，用于检测所述延时清除信号，当所述延时清除信号无效时，输出所述内容数据；否则，清除所述内容数据，并输出信号零。

【技术特征摘要】

【专利技术属性】
技术研发人员：黄科，
申请(专利权)人：中兴通讯股份有限公司，
类型：发明
国别省市：94[中国|深圳]