条件选择加法器及进行条件选择加法运算的方法技术

本发明专利技术公开了一种条件选择加法器。该条件选择加法器包括第一信号发生器、第二信号发生器和求和电路。第一信号发生器被构造为响应一对要相加的操作数产生进位发生信号和进位传送信号。第二信号发生器被构造为响应进位发生信号和进位传送信号产生进位输入信号和块进位信号。该第二信号发生器包括从包含最小页元数的第一组至包含最大页元数的第二组按升序布置的多组页元。求和电路被构造为响应块进位信号、进位传送信号和进位输入信号产生这对操作数的和。求和电路可包括组旁通电路和求和单元。

【技术实现步骤摘要】

本专利技术涉及集成电路装置，更具体地讲，涉及集成电路装置中使用的二 进制加法器。
技术介绍
可将半导体集成电路(IC)划分为标准IC和专用集成电路(ASIC)。 ASIC 是基于顾客需求为特定用途而制造的。全定制IC被设计和制造成按照用户需 求的最终芯片(fmal chip)。半定制IC包括预先制造好的标准单元和门阵列及 通过在门阵列上将互连(interco皿ects)布线形成的期望的逻辑电路。进行布置和布线来制造各种IC,使得制造的IC具有参数(例如适于用户需求 的位宽)。因此，应当正确地定义页元，以使编译的宠单元可具有关于速度、 功率、面积和灵活性的高性能。可通过转换页元将编译的宏单元重构为算法 逻辑单元(ALU)。页元定义受用于电路实现的算法的影响。通常，通过行波进位(ripple carry)算法、先行进位(carry look-ahead)算法 或其它传统算法来实现加法器。通过利用行波进位算法实现的行波进位加法 器通过从最低有效位(LSB)到最高有效位(MSB)将并行的两个N位输入(N为 自然数)相加来顺序计算进位输出最终求和结果。每一级(stage)在当前级使用 由前一级产生的进位输入。例如，当执行两个16位输入的加法运算时，在行 波进位加法器中出现16位单位延迟(unit delay)。通过利用先行进位算法实现的先行进位加法器通过对加法器中包括的页 元分组以同时计算进位来输出最终求和结果，以通过减少加法器中出现的延 迟来提高加法器的速度。然而，当位数增多时，加法器的占有面积增加
技术实现思路
根据本专利技术实施例的条件选择加法器包括第一信号发生器、第二信号发 生器和求和电路。第一信号发生器被构造为响应一对要相加的操作数产生进 位发生信号和进位传送信号。第二信号发生器被构造为响应进位发生信号和 进位传送信号产生进位输入信号和块进位信号。该第二信号发生器包括从包 含最小页元数的第一组至包含最大页元数的第二组按升序布置的多组页元。 如果该顺序从第 一组到最后一组单调升，则该第二组可以是页元的中间组或 页元的最后一组。求和电路被构造为响应块进位信号、进位传送信号和进位 输入信号产生这对操作数的和。根据这些实施例中的一些实施例，求和电路 包括组旁通电路和求和单元。组旁通电路被构造为响应块进位信号和进位传 送信号产生进位输出信号。求和单元被构造为响应进位输入信号和进位传送 信号产生和数输出信号。和数输出信号和进位输出信号共同表示被提供给第 一信号发生器的那对操作数的和。根据本专利技术的另外的实施例，多组页元中的每个页元响应于进位发生信 号和进位传送信号的相应位。此外，多组页元中的每组中的最高有效页元被 构造为产生块进位信号的相应位。组旁通电路其内还可包括多个页元，每个 页元被构造为接收由相应的最高有效页元产生的块进位信号的相应位。附图说明图1是示出了才艮据本专利技术示例性实施例的条件选择力口法器的框图。图2是示出了根据本专利技术示例性实施例的图1的条件选择加法器的进位 发生单元中的页元和组旁通单元中的块页元的框图。图3是示出了与图1的条件选择加法器相比的加法器的进位发生单元中 的页元和组旁通单元中的块页元的框图。图4A是示出了如何在图2中的进位发生单元中对页元进行分组的流程图。图4B是示出了如何在图2中的进位发生单元中布置包括剩余页元的剩 余组的流程图。图5A是示出了如何在图3中的进位发生单元中对页元进行分组的流程图。图5B是示出了如何在图3中的进位发生单元中布置包括剩余页元的剩 余组的流程图。图6是示出了与图1的条件选择加法器相比的加法器的进位发生单元中 的页元和组旁通单元中的块页元的框图，在该加法器中包括剩余页元的剩余 组挨着最后一组布置。图7是示出了当利用各种方法对进位发生单元中的页元进行分组时，块 进位BC的第 一 门延迟、进位输出COUT的第二门延迟、和数输出SOUT的 第三门延迟和数据偏斜的对比结果的表格。具体实施方式现在，将参照附图更充分地描述本专利技术的实施例，在附图中示出了本发 明的实施例。然而，本专利技术可以以许多不同的形式实施，并且不应被解释为 局限于这里阐述的实施例。当然，提供这些实施例使得本公开将彻底且完全， 这些实施例将会将本专利技术的范围充分地传达给本领域的技术人员。在该申请 中相同的标号表示相同的元件。应该理解，虽然会在这里使用术语第一、第二等来描述各种元件，但是 这些元件不应被这些术语限制。使用这些术语将一个元件与另 一元件区分开 来。例如，第一元件可被称为第二元件，同样，第二元件可被称为第一元件， 而不脱离本专利技术的范围。如这里所使用的，术语和/或包括相关所列项中 的一个或多个的任意组合和全部组合。应该理解，当元件被称作连接或结合到另一元件时，该元件可 直接连接或结合到另一元件，或者可存在中间元件。相反，当元件被称作直 接连接或直接结合到另一元件时，不存在中间元件。其它用来描述元 件之间的关系的词应当以同样的方式来解释(例如，在...之间与直接在... 之间，相邻的与直接相邻的，，，等)。这里所用的术语是出于描述具体实施例的目的，而不意图限制本专利技术。 如这里所使用的，除非上下文明确指出，否则单数形式同样意图包括复数形 式。还应该理解，术语包括，，和/或包含(当在这里使用时)指明所述特 征、整体、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或 多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。除非这里明确定义，否则这里所用的所有术语(包括技术和科学术语)具 有的含义与本专利技术所属领域的普通技术人员通常所理解的含义一样。还应该理解，除非这里明确定义，否则术语(例如那些在通用词典里所定义的术语) 应当被解释为具有的含义与相关技术上下文中的含义一致，而不应该以过于 理想化或过于正式的意义来解释。图1是示出了根据本专利技术示例性实施例的条件选择加法器100的框图。 参照图1,条件选择加法器100包括进位信号发生单元10、进位发生单元20、 组旁通单元(group bypassing unit)30和求和单元40。进位信号发生单元10基 于两个N位输入产生进位发生信号GG和进位传送信号(carry propagation signal)PP。这里，例如，数字N可以是4、 8、 16、 32、 64和128中的一个。 进位发生单元20基于进位发生信号GG和进位传送信号PP产生块进位(block carry)BC和进位输入CIN。进位发生单元20包括要被分组的N个页元，如将 在下面参照图2进行说明的。组旁通单元30基于进位传送信号PP和块进位 BC产生进位输出COUT。求和单元40基于进位传送信号PP和进位输入CIN 产生N位和数输出。进位发生信号GG是按表达式1表示的两个输入的AND运算的结果GG = Xi* Yi，其中，Xi和Yi是两个输入，表示AND运算。 (1) 进位传送信号PP是按表达式2表示的两个输入的异OR运算的结果 PPi = Xi3 Yi，其中，3表示异OR运算。 (2)和数输出SOUT是按表达式3表示的运算的结果SOUTi = Xi 3 Yi 3 CINi。 (3)图2是示出了根据本专利技术示例性实施例的图1的条件选择加法器100的 进位发生单元20中的页元和组旁通单元3本文档来自技高网...

【技术保护点】
一种条件选择加法器，包括：　　　　第一信号发生器，被构造为响应一对要相加的操作数产生进位发生信号和进位传送信号；　　　　第二信号发生器，被构造为响应进位发生信号和进位传送信号产生进位输入信号和块进位信号，所述第二信号发生器包括从包含最小页元数的第一组至包含最大页元数的第二组按升序布置的多组页元；　　　　求和电路，被构造为响应块进位信号、进位传送信号和进位输入信号产生这对操作数的和。

【技术特征摘要】
KR 2006-7-31 10-2006-00718901、一种条件选择加法器，包括第一信号发生器，被构造为响应一对要相加的操作数产生进位发生信号和进位传送信号；第二信号发生器，被构造为响应进位发生信号和进位传送信号产生进位输入信号和块进位信号，所述第二信号发生器包括从包含最小页元数的第一组至包含最大页元数的第二组按升序布置的多组页元；求和电路，被构造为响应块进位信号、进位传送信号和进位输入信号产生这对操作数的和。2、 如权利要求1所述的条件选择加法器，其中，所述求和电路包括组旁 通电路，所述组旁通电路被构造为响应块进位信号和进位传送信号产生进位 输出信号。3、 如权利要求2所述的条件选择加法器，其中，所述求和电路还包括求 和单元，所述求和单元被构造为响应进位输入信号和进位传送信号产生和数 输出信号；其中，和数输出信号和进位输出信号总地代表这对操作数的和。4、 如权利要求1所述的条件选择加法器，其中，所述多组页元中的每个 页元响应于进位发生信号和进位传送信号的相应位。5、 如权利要求4所述的条件选择加法器，其中，所述多组页元的每组中的最高有效页元被构造为产生块进位信号的相应位。6、 如权利要求2所述的条件选择加法器，其中，所述多组页元中的每个 页元响应于进位发生信号和进位传送信号的相应位。7、 如权利要求6所述的条件选择加法器，其中，所述多组页元中的每组 的最高有效页元被构造为产生块进位信号的相应位。8、 如权利要求7所述的条件选择加法器，其中，所述组旁通电路其内包 括多个页元，每个页元被构造为接收块进位信号的相应位。9、 如权利要求1所述的条件选择加法器，其中，所述第二组为最后一组。10、 如权利要求1所述的条件选择力。法器，其中，所述第二组为中间组； 其中，所述多组页元的最后一组相对于所述中间组在其内具有较小的页元数。11、 一种条件选择加法器，包括进位信号发生单元，被构造为响应两个N位输入产生进位发生信号和进位传送信号，N为自然数；进位发生单元，被构造为响应进位发生信号和进位传送信号产生进位输 入和块进位，所述进位发生单元包括分别包括至少一个页元的至少一个组， 每个组中的页元数从包括最小页元数的第 一组至包括最大页元数的最后一组 按升序增加；组旁通单元，纟皮构造为响应进位传送信号和块进位产生进位输出； 求和单元，被构造为响应进位传送信号和进位输入产生两个N位输入相 加结果的和数输出。12、 如权利要求11所述的条件选择加法器，其中，所述进位发生单元的 第一组中的页元数对应于2。13、 如权利要求12所述的条件选择加法器，其中，在从所述第一组至...

【专利技术属性】
技术研发人员：李光柱，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]