高速加法器制造技术

一种高速加法器，其中事先生成由表示低阶比特产生进位的情况和低阶比特没有产生进位的情况的一对信号组成的临时进位，并根据来自低阶比特的选择信息从临时进位中选择实际进位，所述加法器包括：　　　　进位传送路径；以及　　　　多个转换器，每个转换器均把临时进位转换成由表示低阶比特产生进位的情况和低阶比特没有产生进位的情况的一对信号组成的临时和，这些转换器位于进位传送路径上预先设定的部位。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种加法器，更具体地说，涉及一种高速运行的加法器。
技术介绍
在最近几年内，计算机的运行速度变得越来越快。因此，需要有更高速的运算电路，并且用来提高作为计算机主要部件的加法器的运行速度的技术变得很重要。现已出现了很多可实现高速加法器的技术。在这些技术中，条件求和加法器是最高速的加法器中的一种。图1是示出第一传统示例中的4比特条件求和加法器的电路图，特别是在Kuo-Hsing Cheng et al.，”The improvement of conditional sumadder for low power applications”，1998.IEEE ASIC ConferenceProceedings，pp.131-134中图6所描述的加法器。如图1所示，在第一传统示例中，当二进制数(A_3、A_2、A_1、A_0)加到二进制数(B_3、B_2、B_1、B_0)中时，第一电路级21中的每个条件单元111均生成并输出临时比特和信号与临时进位信号。在此，临时和包括与低阶比特产生进位的情况相应的比特和信号(例如S0_1)和与没有产生进位的情况相应的比特和信号(例如S1_1)。此外，临时进位包括与低阶位产生进位的情况相应的进位信号(例如C0_1)和与没有产生进位的情况相应的进位信号(例如C1_1)。在第二电路级22中，复用器(MUX)120根据来自低阶比特的进位信号选择两个临时和中的一个以及两个临时进位中的一个并传送至下一级。在第三电路级23中，实际比特和S_0至S_3和输出进位信号Cout由实际进位信号生成并被输出到加法器外部。根据第一传统示例，因为2N位加法器可由(N+1)电路级实现，高速的运行成为可能。但是，在第一传统示例中，因为加法器含有很多复用器且布线的数量很大，所以功率耗散很大。至于经改进以降低功率耗散的加法器，本说明书示出了第二传统示例的条件进位加法器，特别是在Kuo-Hsing Cheng et a1.，“Theimprovement of conditional sum adder for low power applications”，1998.IEEE ASIC Conference Proceedings，pp.131-134中图7所描述的加法器。图2是16比特条件进位加法器的电路图。如图2所示，在第二传统示例中，每个条件单元101(图4B是电路图)不同于第一传统示例中的条件单元111。换句话说，第一电路级31中的每个条件单元101生成并输出两个输入比特的异或信号(例如S0_1)和临时进位。在此，临时进位由与低阶比特产生进位的情况相应的进位信号和与没有产生进位的情况相应的进位信号这一对信号组成。在第二电路级32至第五电路级35中，每个待发送至下一个电路级的进位信号由复用器(MUX)120和进位选择器110根据来自低阶比特的进位信号来选择并被依序地传送。在包括异或电路130的第六电路级36中，生成实际比特和S_1至S_15并把它们输出到加法器外部。根据第二传统示例，因为只需生成并输出临时进位而无需临时和，所以可以减少复用器(一个进位选择器算作两个复用器)的数量。因此，可以降低运行时的功率耗散。但是，当在第二传统示例中实现2N比特加法器时，必须使用(N+2)个电路级。对使用16比特加法器的情况进行比较，尽管第一传统示例中的电路级数量为5，而第二传统示例中的电路级的数量为6。因此，由于关键路径中的逻辑级的数量增加了1级，这对于提高电路运行速度很不利。
技术实现思路
考虑到上述存在的问题，提出了本专利技术。因此，本专利技术的目标是提供一种加法器，它通过相对于第一传统示例减少诸如复用器这样的单元电路和布线的数量而同时保持与第一传统示例相同的高速运行(即，比第二传统示例更高的速度)的方式，使其可以低功率地运行。根据本专利技术，提供了一种高速加法器，在这种加法器中，事先生成由表示低阶比特产生进位的情况和低阶位没有产生进位的情况的一对信号组成的临时进位，并根据来自低阶比特的选择信息从临时进位中选择实际进位，以提高进位传送速度，该加法器包括进位传送路径；以及多个转换器，每个转换器均把临时进位转换成由表示低阶比特产生进位的情况和低阶比特没有产生进位的情况的一对信号组成的临时和，这些转换器位于进位传送路径上预先设定的部位。根据第一传统示例的加法器，临时进位和临时和在第一电路级中产生并传送。此外，根据第二传统示例的加法器，传送临时进位以生成实际进位信号且所有的实际比特和都集中在最后的电路级上生成。与此相反，根据本专利技术的加法器，在传送进位的电路级中，临时进位被转换成临时和并进行传送。根据本专利技术的加法器的结构，复用器的数量以及这些复用器的输入和输出的布线的数量相对于第一传统示例的加法器来说减少了。此外，实现该加法器时可以使用比第二传统示例少的电路级数量。通过阅读下面结合附图的说明以及所附权利要求中所指出的创新可以对本专利技术的上述和其它相关目标以及特性有清楚的了解。附图说明为了全面地理解在本专利技术的详细说明中所使用的附图，将对每张图进行简单的说明，在附图中图1是示出第一传统示例的条件求和加法器应用到4比特加法器上的电路图；图2是示出第二传统示例的条件进位加法器应用到16比特加法器上的电路图；图3是示出根据本专利技术的加法器的实施例的16比特加法器的电路图；图4A示出16比特加法器中的第一电路级的内部结构，而图4B是示出条件单元的门级别的电路图；图5示出16比特加法器中的第二电路级的内部结构；图6A示出复用器而图6B示出进位选择器；图7示出16比特加法器中的第三电路级的内部结构；图8示出16比特加法器中的第四电路级的内部结构；以及图9示出16比特加法器中的第五电路级的内部结构。具体实施例方式在下文中，将参考附图对本专利技术的优选实施例进行详细的描述。请注意，下文所描述的是本专利技术的代表性实施例，且理解本专利技术时不应限于下文的描述。图3是示出根据本专利技术的加法器的实施例的16比特加法器的电路图。在图3所示的加法器中，与图2所示的第二传统示例一样，16比特输入数据(A_15至A_0)和(B_15至B_0)以及输入进位信号Cin被输入到该加法器中，表示和的16比特和输出信号(S_15至S_0)以及输出进位信号Cout从中输出。但是，图3所示的加法器与第二传统示例有以下几点的不同。即，在图2所示的电路级36中输出实际比特和S_1至S_8的异或电路包含在最终级中，且输出实际比特和S_9至S_15的异或电路被每个转换器140替换，在这些转换器中，由一对进位信号组成的临时进位被输入并转换成由一对比特和信号组成的临时和，且输出该临时和。接下来将详细描述各个电路级的结构。在应用了本专利技术的2N比特加法器中，第一电路级包含(2N-1)个条件单元101和一个全加法器100。对应于最高有效比特至比最低有效比特高一比特的有效比特来提供每个条件单元101，条件单元101在被输入其中的两个输入数据的相应比特上执行异或运算，生成由表示低阶比特产生进位的情况和没有产生进位的情况的一对信号组成的临时进位，以及输出该临时进位。全加法器100根据被输入其中的两个输入数据的最低有效比特和输入进位信号来生成异或信号和进位信号。每个条件单元101的功能和全加法器1本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：下冈正明，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：