这里所公开的实施例提供了稀疏加法器电路，其包括Ｌｉｎｇ型传播和生成器电路以及稀疏进位电路，用于高效地将第一和第二操作数彼此相加。
【技术实现步骤摘要】
稀疏树加法器
技术介绍
处理器具有多个算数逻辑单元(ALU)，以执行包含整数的计算。 ALU通常包括多个加法器电路，以通过把两个二进制操作数加在一 起来执行算数计算。通常，大多数指令使用加法器来控制计算机系 统、微处理器等的操作，并且加法器通常是这种系统中的性能限制 设备，因为它们构成了用于执行指令和计算的若干关键路径的核心。 例如，典型的加法器电路可以包括多于500个逻辑门。传统的高性能(例如，密集树加法器结构，如所谓的Kogge-stone 型)使用二进制进位合并树，来对每个比特生成进位信号，并将该 进位信号提供给求和电路。即，进位合并树对于两个二进制操作数 的每两个加在一起的比特生成进位。例如，对于64比特操作数，生 成64个和以及进位——典型地并行运算。尽管用于执行这些算数运 算的时间周期通常极其短暂，不幸的是，这种结构易于导致大的扇 出，其中该大的扇出需要大晶体管。这种结构还可能需要宽的路由 通道，用于级间布线。因此，为了减小进位树结构的尺寸并降低其复杂性，我们寻求 其它的结构，例如那些向和生成器电路提供有限数量的进位比特的 结构(例如，将每第16个比特提供给16比特条件和生成器电路)。 图1示出了这种结构的示例，曼彻斯特进位链(MCC)的实现。不 幸的是，利用这些结构，由于从进位合并(CM)门路径到和生成器 有过多瓶颈，所以性能可能仍会受损。如图中所示，进位树具有在 一个堆叠中包括多至四个晶体管的CM门，如图所示，这些CM门 促成了一条关键路径，该关键路径具有相关联的32比特RC延迟， 该延迟导致性能比希望的慢。这种高的门堆叠还不易于用不同的半 导体工艺很好地定标(scale)。因此，我们需要改进的加法器结构。附图说明在附图中示例性而非限制性地示出了本专利技术，其中相似的参考 标号涉及相似的元件。图i是具有MCC进位树结构的常规64比特加法器电路的图。 图2是根据一些实施例的具有稀疏树的加法器电路的概括图。 图3是图2中根据一些实施例的加法器电路的更详细的图。 图4是根据一些实施例的具有微处理器的计算机系统的方框图， 其中该微处理器至少具有一个加法器电路。具体实施例方式此处所公开的实施例通常涉及使用稀疏树结构实现加法器电 路，其中该稀疏树结构具有动态的和静态的互补金属氧化物半导体 (COMS)电路。图2示出了根据一些实施例的这种加法器电路的概括图。该加 法器电路包括稀疏进位树电路204，其连接在Ling型分组传播-生成 (PG)电路202以及和生成器电路206之间。在Ling电路的输入端 提供操作数A和B (将要把这两个数相加)，并把操作数提供到和生 成器电路206的输入端。Ling电路在本领域是公知的，(例如，参见 U.S. Pat. No. 5,719,803 to Naffziger entitled, HIGH SPEED ADDITION USING LING'S EQUATIONS AND DYNAMIC COMS LOGIC),其从A和B操作数生成进位传播和生成(PG)项。把该 PG项提供给稀疏进位树电路204，其对于每第n个比特生成进位信 号，并把该进位信号提供给和生成器电路206，以生成A和B的和。图3示出了根据图2加法器的64比特加法器电路的更详细实现。 把Ling电路202分组成四个象限(302A到302D)，每个象限处理 16个比特。每个象限包括四个Ling电路，其中每个电路对于所应用 的A和B操作数的4比特部分生成PG项。Ling电路输出2路分组 -生成(GGi二Gi+PiGw)和分组-传播信号(GPi二PiPw)。在所述实 施例中，用多米诺门来实现4比特Ling电路，以生成Ling进位(PG) 项，并且该将进位项提供给稀疏进位树204。在一些实施例中，将进 位项预充电为高，并且具有最坏情况2-NM0S上拉评估路径。然后用稀疏进位合并方案来合并生成的Ling PG进位项，以生 成中间进位项。在所述实施例中，稀疏进位树204包括五个中间进 位-合并级(CM1到CM5)，它们包括如图所示布置的进位合并门 306A-G到314A-G。箭头大体上描述了 CM门之间的P和G项连接。 将这些门配置为对于64比特操作数的每第8个比特(C7， C15"*C55) 生成进位比特。所描述的稀疏进位树204使用多米诺门和静态门，以实现良好 的性能并降低功耗。尤其在关键路径中，使用具有高度不超过2个 晶体管的晶体管堆叠的CM门(CM gates w他no more than 2-high transistor stacks)。如图所示，通过使用这种结构，可以使关键路径 仅具有16个RC比特的延迟长度。而且，通过使用这种结构，可以 降低布线复杂度，这就允许在少数性能关键的级间"分组生成/传播" 信号上使用更宽的/屏蔽线。在一些实施例中，CM等级CM1、 CM3和CM5包括具有高度 为2个晶体管的动态(例如无脚的)NMOS堆叠(表示为2N)的多 米诺电路，而等级CM2和CM4包括具有高度为2个晶体管的PMOS 堆叠(表示为2P)的静态门。通过使用这种结构，为了生成进位信 号，进位合并树具有的最坏情况评估路径为2N-2P-2N-2P-2N。(术语"PMOS晶体管"指P型金属氧化物半导体场效应晶体 管。同样地，"NMOS晶体管"指N型金属氧化物半导体场效应晶 体管。应当了解，无论何时使用了术语"晶体管"、"MOS晶体管"、 "NMOS晶体管"或"PMOS晶体管"，除非明确指出或由它们的使 用性质指出，不然都是以示例性的方式使用这些术语。这些术语包 括不同种类的MOS器件，比如包括具有不同VT和氧化物厚度的器 件。而且，除非特别称其为MOS等等，术语晶体管可以包括其它适 合的晶体管类型，例如结型场效应晶体管、双极型结型晶体管和各 种类型的目前已知或尚未开发的三维晶体管。)把来自稀疏进位树204的进位比特提供给也连接到输入操作数(A, B)的和生成器电路316，以生成它们的和。在一些实施例中， 使用了条件和生成器电路。在这种实施例中，每个8比特和生成器 都是条件和生成器，该条件和生成器对于它的为0和1的输入进位 比特生成条件和，而稀疏树电路对于每第8个比特计算进位值。通 过使用这种方案，该和生成器的非关键性允许使用例如脉动进位-合 并方案来生成条件进位。在一些实施例中，把该8比特操作数段和相关联的条件进位进 行异或(XOR)，以按8比特段为单位生成条件和。 一旦从稀疏树电 路204到达，进位比特(C7， C15"'C55)就选择合适的8比特条件和， 例如使用2:1复用器来传递最终的64比特和。这样，通常在复杂主 进位树(例如，使用昂贵的并行前缀逻辑)中实现的逻辑，可以使 用能量效率高的结构，改为在该稀疏树设计中实现。这种设计可以 导致更小的面积、降低的能量消耗、更低的泄漏。参考图4，示出了计算机系统的一个例子。所描述的系统通常包 括处理器402，其连接到电源404、无线接口 406和存储器408。处 理器402连接到电源404 (例如电池和/或AC适配电源)，以便当操 作时从其接收电源。无线接口 406连接到天线410，以便通过无线接 口芯片406将处理器通信地链接到无线网络(未示出)。微处本文档来自技高网...
【技术保护点】
一种芯片，包括：加法器电路，包括：一个或多个Ｌｉｎｇ电路，用于从第一和第二输入操作数产生传播和生成项；稀疏进位电路，其连接到所述Ｌｉｎｇ电路，用于从所述传播和生成项产生所述第一和第二操作数的稀疏进位比特；以及和生成电路，其连接到所述稀疏进位电路，用于基于第一和第二操作数输入和所述稀疏进位比特，生成所述第一和第二操作数的和。
【技术特征摘要】
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【专利技术属性】
技术研发人员：S马修，M库马什卡尔，R克里希纳穆尔蒂，D杰克逊，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[]
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