加减法无差异并行计算的ＣＢＳＡ硬件加法器及设计方法技术

本发明专利技术公开了加减法无差异并行计算加法器及设计方法；该加法器由单比特逻辑并行计算单元加法器模块组成；每位单元加法器模块，包括有：＊↓［ｉ］，＊↓［ｉ］，＊↓［ｉ］，＊↓［ｉ］，＊↓［ｉ］，＊↓［ｉ］寄存器；（＊↓［ｉ］∧＊↓［ｉ］）∨（＊↓［ｉ］∧＊↓［ｉ］）∨（＊↓［ｉ］∧＊↓［ｉ］）逻辑运算单元，＊↓［ｉ］？＊↓［ｉ］？＊逻辑运算单元，＊↓［ｉ］？＊↓［ｉ］？＊↓［ｉ］逻辑运算单元，（＊↓［ｉ］∧＊↓［ｉ］）∨（＊↓［ｉ］∧＊↓［ｉ］）∨（＊↓［ｉ］∧＊↓［ｉ］）逻辑运算单元，（～（ｓ１↓［ｉ］∧（～ｓ０↓［ｉ］）））逻辑运算单元，与各逻辑单元连接获取数据＊↓［ｉ］、＊↓［ｉ］、＊、＊的４个逻辑与门，及与各逻辑与门连接的输出比特寄存器；优点是提高计算效率和抗物理攻击能力。

【技术实现步骤摘要】

本专利技术涉及数字处理系统中，同时实现具有超长位的加法和减法的并行设 计方法，特别是涉及对加法和减法进行无差异并行计算的硬件加法器及其设计 方法。
技术介绍
许多数字处理系统中，需要进行具有超长位的加法和减法计算(此处位和 比特具有相同含义)。例如，信息安全系统中的公开密钥密码体制，如RSA和 ECC算法，其实现涉及到几百位甚至到几千位以上的加法和减法运算。而普通 计算机中CPU的基本运算单元只有几十位(如8、 16、 32位等)，利用它们来 处理如此大数的加法或减法将非常慢，显然不能满足应用中的快速响应要求。 因此，为了提高系统处理速度，需要设计具有超长位的加法和减法的硬件加法 器，利用它来协助完成公开密钥密码体制的高速实现。提高系统处理速度，通 常利用硬件部件实现复杂算法的计算。实际中，算法运算最终都转化为反复的 加法和减法等基本运算。加法器是计算机的核心部件之一，加法器处理加减法 的速度决定着计算机的运算性能。而任何加法器的计算性能，都取决于所它所 使用的计算方法。利用硬件加法器来高速实现超长位的加法计算，常使用比特并行计算技 术。目前实现并行加法计算的加法器，特指进位保存加本文档来自技高网...

【技术保护点】
一种加减法无差异并行计算的ＣＢＳＡ硬件加法器，其特征在于：至少由６４位并行的单比特逻辑计算的单元加法器模块组成；其中每位单元加法器模块，包括有如下电路结构：　输入比特分别为＊↓［ｉ］，＊↓［ｉ］，＊↓［ｉ］的３个无符号数寄存器，　输入比特分别为＊↓［ｉ］，＊↓［ｉ］，＊↓［ｉ］的３个冗余数寄存器，　分别与３个＊↓［ｉ］，＊↓［ｉ］，＊↓［ｉ］无符号数寄存器连接、进行（＊↓［ｉ］∧＊↓［ｉ］）∨（＊↓［ｉ］∧＊↓［ｉ］）∨（＊↓［ｉ］∧＊↓［ｉ］）逻辑运算、输出信息为ｃ０↓［ｉ］＝（＊↓［ｉ］∧＊↓［ｉ］）∨（＊↓［ｉ］∧＊↓［ｉ］）∨（＊↓［ｉ］∧＊↓［ｉ］）的逻辑单元－１，　分别与３个＊↓［...

【技术特征摘要】

【专利技术属性】
技术研发人员：王金波，
申请(专利权)人：成都卫士通信息产业股份有限公司，
类型：发明
国别省市：90[中国|成都]