一种控制数据存取请求的计算器系统，包括： 请求装置，用以发出数据存取请求，从存储器装置读取数据；以及 存储器控制器，在预期收到来自该请求装置的该数据存取请求下，从该存储器装置预取数据。
【技术实现步骤摘要】
本专利技术是关于一种计算器系统，包含共享数据总线的主电路及副电路。 本专利技术特別是关于一种系统及方法，应用在预期数据将被主电路请求下的数据预耳又(pre-fetch),此主电路有可预测请求的型态。技术背景图1绘示为传统集成电路芯片方块图。芯片10包括编号l~x的主电路 (master) 12及编号1 ~ y的副电路(slave) 14,经由数据总线16而互相联系。 芯片10也包括总线仲裁器(bus arbiter)18，总线仲裁器18接收从主电路 12来的总线仲裁请求，及一次允许一个主电路12控制总线16—段时间。当 主电路12得到总线16的控制权时，具控制权的主电路12可依照需求而读取 任何一个副电路14。在副电路14可能是存储器控制器的某一例子中，具控制权的主电路12 也许请求从被存储器控制器(副电路)14控制的存储器装置中读取数据。存储 器控制器(副电路)14收到数据存取请求，且检查是否被请求的数据是在存储 器控制器(副电路)14内的内部暂存器(亦称为快取(cache))之内。如果那样 的话，数据可能被送出到总线16以送给具控制权的主电路12。但是，被请 求的数据经常不是在存储器控制器的暂存器，且它因此必须从存储器中被撷 取，相关叙述请继续看图2。图2绘示为信号和数据传送的时序图，根据图1的芯片IO的操作，主电 路12从存储器控制器(副电路)14请求数据。首先，在请求周期的开始期间， 具控制权的主电路12发送一个数据存取请求20到存储器控制器(副电路)14。 通常，被请求的数据不会存在快取内。然而，与其告诉主电路12需要等待， 这会占据数据总线16直到数据准备好，副电路14传送r分裂(split)」信号 22到总线16。这实质上告诉主电路12，数据目前不在快取内，请稍后再来 读取。在传送分裂信号以后，当总线被释放给其它的主电路做数据请求时，存 储器控制器(副电路H4从存储器读数据(数据0)。在存储器控制器(副电路)14撷取这数据之后，会直接传送「非分裂(un-split)」信号24给总线仲 裁器1S,表明数据在现在是可即刻存取的。在下个请求周期，控制中的主电 路12对同样数据发送出第二请求。因为数据在稍后会是可获得的，其回应于 第一请求而被撷取，副电路14送出数据(数据0)于总线16给主电路12。其 它数据请求亦会重复这个过程。显然从这传统的数据撷取系统的例子， 一般需要至少二个请求周期以撷 取一个数据段。在产业上，需要使数据存取请求数量与分裂/非分裂的信号传 输数量减少到最小，以更加高效率地运用总线16的频宽。使系统减少等待数 据从存储器被擷取出的时间，有可能为所有主电路提供更大的总线控制权， 从而允许芯片以更加快速的速度来操作。
技术实现思路
本专利技术提供一种控制数据存取请求的系统和方法。当装置根据一个可预 测型态来请求数据时，在预期数据被可预测请求的主电路所请求下，数据可 能被预取且储存在特别的暂存器。当可预测请求的装置请求这预取的数据， 便可立刻从特別存储器位置存取这数据。依照本专利技术的较佳实施例所述，计算器系统包括存储器装置、可预测请 求装置和存储器控制器。可预测请求装置用以发出请求对存储器装置存取数 据，且此可预测请求装置倾向以可预测的方式发出请求。存储器控制器用以 从可预测请求装置接收数据存取请求，且对存储器装置存取被请求的数据以 响应此数据存取请求。在预期此可预测请求装置会请求随后的数据 (consequent data)存取下，存储器控制器可从存储器装置预取随后的数据。从另一观点来看，本专利技术还提出一种存储器控制器。存储器控制器包括 请求分析器，用以通过总线接收到数据存取请求。请求分析器还用以分析此 请求，以确定发出请求的装置的身份。存储器控制器也包括暂存器系统， 用以存放数据；以及控制器装置，用以根据发出请求的主电路的身份，控制 数据怎么被存放在暂存器系统。另外，本专利技术提出一种控制数据存取请求方法。在一较佳实施例中，控 制数据存取请求方法包括响应于存取第一数据区段的请求以传送第一数据区段。方法并且包括预期第二个数据段在下一个数据存取请求会被请求时， 预取第二个数据段。基本上，传送和预取可以同时处理。为让本专利技术揭露的上述和其它目的、特征和优点能更明显易懂，下文特 举本专利技术的较佳实施例，并配合所附图式，作详细说明如下。附图说明图1为集成电路芯片上的传统主电路/副电路结构方块图。 图2为图l传统集成电路芯片的示范信号时序图。 图3为本专利技术一实施例的计算器系统方块图。图4为图3的存储器控制器方块图。 图5为图4的请求分析器的方块图。 图6为图4的控制器装置的方块图。图7为图4的根据本专利技术第一实施例的暂存器系统的方块图。图8为图4的根据本专利技术第二实施例的暂存器系统的方块图。图9为图4的存储器控制器的示范信号时序图。图10为本专利技术一实施例的管理数据存取请求的方法流程图。[主要元件标号说明]10、32:芯片12:主电路l…X14:副电3各1... y16、42:总线18、44:总线仲裁器20、98:数据存取请22:分裂信号24:非分裂信号30:计.算器系统34:存储器36:周边装置38:主电路l…z38a:可预测请求的主电^各 40:存储器控制器50请求分析器52控制器装置54暂存器系统60请求逻辑单元62主电路号码逻辑单元64地址逻辑单元70控制逻辑单元72分裂信号产生器74非分裂信号产生器76数据撷取器80、 86、 90、 96:开关82专用暂存器84、 94: 一般暂存器92专用暂存器l...n100、 102、 104、 106、 108:流程图的步骤具体实施方式本专利技术描述适用于主电路的预取数据的系统和方法，主电路是根据一个 -陂预先决定的或可预测的顺序(sequence)而请求数据。例如，此系统和方法 可以被配置在计算器系统之内，特别是有一个共享总线的特殊集成电路(IC) 芯片或处理器。通过预取有可能在下个请求周期被请求的数据，分裂信号和 非分裂信号的数量可以被减少，且系统的共享元件(components)不会被多余 占用。就此，本专利技术可以减少处理时间且允许处理器更加高效率地运作。在计算器处理系统中，数据总线、存储器控制器、和外部的存储器是共 同的资源，由处理器和一定数量的主电路和周边装置所分享。因此，将每一 总线使用者对这些共同资源的运用最佳化是有利的。在某些情况下，某些主 电路在存储器的可预测地址请求数据，或从连续的存储器位置读数据。视频 显示(video display)控制器(譬如LCD控制器)以可预测方式来驱动视频显示 器(譬如LCD显示器)。在连续的扫描操作下，LCD显示控制器逐一地送出像 素数据到LCD显示器，从上向下。因为LCD显示控制器连续地从画面(frame) 暂存器读像素数据，本专利技术利用这个可预测请求的型态来提供高效率操作。图3绘示本专利技术一实施例的计算器系统方块图。根据本专利技术所揭露，计算器系统30包括集成电路(IC)芯片32、存储器34及至少一个周边装置36。 存储器34可以包括只读存储器(ROM)并且/或者随机存取存储器(RAM)，并且 还包括动态随机存取存储器(DRAM)。存储器34是在芯片32的外部，且其存 取方式不同于芯片32内的所有高速緩存。本文档来自技高网...
【技术保护点】
一种控制数据存取请求的计算器系统，包括：请求装置，用以发出数据存取请求，从存储器装置读取数据；以及存储器控制器，在预期收到来自该请求装置的该数据存取请求下，从该存储器装置预取数据。
【技术特征摘要】
1.一种控制数据存取请求的计算器系统，包括请求装置，用以发出数据存取请求，从存储器装置读取数据；以及存储器控制器，在预期收到来自该请求装置的该数据存取请求下，从该存储器装置预取数据。2. 根据权利要求1所述的计算器系统，其中该请求装置以可预测模式发 出该数据存取请求。3. 根据权利要求2所述的计算器系统，其中该存储器控制器还确认发出 该数据存取请求的该请求装置的身份。4. 根据权利要求l所述的计算器系统，其中该存储器控制器还将从该存 储器装置所预取的该数据^渚存到专用空间。5. 根据权利要求1所述的计算器系统，其中该存储器控制器还包括 请求分析器，用以分析该请求装置所发出的该数据存取请求； 暂存器系统，用以储存数据；以及控制器装置，用以控制存在于该暂存器系统内的数据位置。6. 根据权利要求5所述的计算器系统，其中该控制器装置响应该数据存 取请求而将从该存储器装置预取的该数据储存到该暂存器系统内的专用空间。 .7. —种控制数据存取请求的存储器控制器，包括请求分析器，用以接收数据存取请求，及分析该数据存取请求来确定发 出该数据存取请求的装置的身份；以及控制器装置，响应于该数据存取请求而从存储器装置撷取数据，及从该 存储器装置预取随后的数据。8. 根据权利要求7所述的存储器控制器，其中该请求分析器还决定该装置是否有在可预测模式下发出该数据存取请求的倾向。9. 根据权利要求8所述的存储器控制器，其中响应于该数据存取请求已 确定是被具有可预测倾向的该装置发出，该控制器装置还用以预取随后的数 据。10. 根据权利要求7所迷的存储器控制器，还包括暂存器系统来储存数据。11. 根据权利要求IO所述的存储器控制器，其中响应于该数据存取请求 已确定是被具有可预测倾向的该装置发出，该暂存器系统包括专用暂存器。12. 根据权...
【专利技术属性】
技术研发人员：冯汉忠，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71
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