半导体结构的制造方法技术

一种半导体结构包括：多个源极/漏极(S/D)特征部件，设置于半导体基底上；一金属栅极堆叠，设置于源极/漏极(S/D)特征部件之间，其中金属栅极堆叠横越源极/漏极(S/D)特征部件之间的一通道区；多个栅极间隙壁，设置于金属栅极堆叠的侧壁上；以及一蚀刻停止层(etch‑stop layer,ESL)，设置于栅极间隙壁及源极/漏极(S/D)特征部件上。半导体结构还包括：一氧化衬层，设置于蚀刻停止层(ESL)上，其中氧化衬层包括氧化硅及二氧化硅；以及一内层介电(ILD)层，设置于氧化衬层上，其中内层介电(ILD)层的组成不同于基底的组成。本公开还提供一种半导体结构的制造方法。

【技术实现步骤摘要】
半导体结构的制造方法
本专利技术实施例涉及一种半导体技术，且特别涉及一种半导体结构及其制造方法。
技术介绍
集成电路(integratedcircuit,IC)产业经历了指数增长。集成电路(IC)材料及设计的技术进步已经产生了几世代集成电路(IC)，其中每一世代都比上一世代具有更小更复杂的电路。在集成电路(IC)发展过程中，通常增加了功能密度(即，每芯片面积的内连接装置的数量)，而几何尺寸(即，可使用制造制程产生的最小部件(或线))却减小了。这种微缩的制程通常可经由提高生产效率及降低相关成本带来收益。这种微缩也增加了制程与制造集成电路(IC)的复杂性。为了实现这些进展，需要在集成电路(IC)制程与制造中进行相似的发展。举例来说，已经发展出包括向半导体装置(例如，场效晶体管或FET)的通道区施加机械应力的各种方法，以改善装置中的载子迁移率。尽管总体上已经足够了，但并不是在所有方面都令人满意。
技术实现思路
在一些实施例中，一种半导体结构的制造方法包括：提供一半导体装置，包括：一虚置栅极结构，设置于一基底上；以及多个源极/漏极(S/D)特征部件，与虚置栅极结构相邻设置，其中虚置栅极结构横越源极/漏极(S/D)特征部件之间的一通道区。上述方法还包括：形成一硅衬层于半导体装置上方，其中硅衬层包括元素硅；形成一内层介电(interlayerdielectric，ILD)层于硅衬层上；引入掺杂剂于内层介电(ILD)层；在引入掺杂剂之后，去除虚置栅极结构以形成一栅极沟槽；对掺杂的内层介电(ILD)层进行一热处理，以氧化硅衬层；形成一金属栅极堆叠于栅极沟槽内及氧化的硅衬层上方。在一些实施例中，热处理为第一热处理，上述方法还包括在引入掺杂剂之前对内层介电(ILD)层进行第二热处理，其中，进行第二热处理会局部氧化硅衬层。再者，第一热处理在第一温度下进行，且其中第二热处理在比第一温度低的第二温度下进行。在一些实施例中，进行热处理会氧化硅衬层内的元素硅，以形成SixOy，其中x与y的比率为1或1/2。再者，进行热处理会完全氧化硅衬层，使硅衬层实质上不含元素硅。在一些实施例中，形成硅衬层包括在半导体装置上方顺应性沉积硅衬层。在一些实施例中，氧化硅衬层会扩大硅衬层的体积，以施加压缩应力于通道区。在一些实施例中，引入掺杂剂包括进行一布植制程，且其中掺杂剂包括氮、硅、锗或其组合。在一些实施例中，半导体装置为一第一半导体装置，其中源极/漏极(S/D)特征部件为p型源极/漏极(S/D)特征部件，其中虚置栅极结构为一第一虚置栅极结构，且其中通道区为p型通道区，上述方法还包括：提供一第二半导体装置，设置于基底上方，其中第二半导体装置包括多个n型源极/漏极(S/D)特征部件及一第二虚置栅极结构，使虚置栅极结构横越n型源极/漏极(S/D)特征部件之间的一n型通道区，且其中形成硅衬层导致硅衬层形成于第一半导体装置及第二半导体装置两者上；在形成内层介电(ILD)层之前，选择性去除形成于第二半导体装置上方的硅衬层部分，使得硅衬层的余留部分设置于第一半导体装置上方而未设置于第二半导体装置上方。在一些实施例中，一种半导体结构包括：多个源极/漏极(S/D)特征部件，设置于一半导体基底上；一金属栅极堆叠，设置于源极/漏极(S/D)特征部件之间，其中金属栅极堆叠横越源极/漏极(S/D)特征部件之间的一通道区；多个栅极间隙壁，设置于金属栅极堆叠的侧壁上；一蚀刻停止层(ESL)，设置于栅极间隙壁及源极/漏极(S/D)特征部件上方；一氧化衬层，设置于蚀刻停止层(ESL)上方，其中氧化衬层包括氧化硅(SiO)及二氧化硅(SiO2)；以及一内层介电(ILD)层，设置于氧化衬层上，其中内层介电(ILD)层的组成不同于氧化衬层的组成。在一些实施例中，氧化衬层内的SiO浓度大于内层介电(ILD)层内的SiO浓度。在一些实施例中，内层介电(ILD)层内的SiO2浓度大于氧化衬层内的SiO2浓度。在一些实施例中，氧化衬层实质上不含元素形式的硅。在一些实施例中，通道区为p型通道区，且氧化衬层施加压缩应力于p型通道区。在一些实施例中，源极/漏极(S/D)特征部件为设置于半导体基底的p型装置区中的p型源极/漏极(S/D)特征部件，其中金属栅极堆叠为第一金属栅极堆叠，且其中通道区为p型通道区。半导体结构还包括：多个n型源极/漏极(S/D)特征部件，设置于半导体基底的n型装置区内；一第二金属栅极堆叠，其中第二金属栅极堆叠横越n型源极/漏极(S/D)特征部件之间的一n型通道区；多个第二栅极间隙壁，设置于第二金属栅极堆叠的侧壁上；蚀刻停止层(ESL)，设置于第二栅极间隙壁及n型源极/漏极(S/D)特征部件上；以及内层介电(ILD)层，设置于蚀刻停止层(ESL)上，使n型装置区无氧化衬层。在一些实施例中，一种半导体结构包括：一第一半导体装置，设置于一基底上方，其中第一半导体装置包括：多个第一源极/漏极(S/D)特征部件，设置于基底上方；一第一高k金属栅极(HKMG)堆叠设置于基底上方，其中第一高k金属栅极(HKMG)堆叠横越第一源极/漏极(S/D)特征部件之间的一第一通道区，且第一通道区为p型；多个第一栅极间隙壁，设置于第一高k金属栅极(HKMG)堆叠的侧壁上；一蚀刻停止层(ESL)，设置于第一栅极间隙壁及第一源极/漏极(S/D)特征部件上；一氧化层，设置于蚀刻停止层(ESL)上，其中氧化物层施加压缩应力于第一通道区；以及一内层介电(ILD)层，设置于氧化层上，其中内层介电(ILD)层的组成不同于氧化物层的组成。半导体结构还包括：一第二半导体装置，设置于基底上方，其中第二半导体装置包括：多个第二源极/漏极(S/D)特征部件，设置于基底上方；一第二高k金属栅极(HKMG)堆叠，设置于基底上方，其中第二高k金属栅极(HKMG)堆叠横越第二源极/漏极(S/D)特征部件之间的一第二通道区，且第二通道区为n型；多个第二栅极间隙壁，设置于高k金属栅极(HKMG)堆叠的侧壁上；蚀刻停止层(ESL)，设置于第二栅极间隙壁及第二源极/漏极(S/D)特征部件上；以及内层介电(ILD)层，设置于蚀刻停止层(ESL)上方。在一些实施例中，氧化层包括具有第一浓度的氧化硅及具有大于第一浓度的第二浓度的二氧化硅。在一些实施例中，第二半导体装置包括设置于蚀刻停止层(ESL)与内层介电(ILD)层之间的氧化物层。在一些实施例中，第二半导体装置不具有氧化层，使得内层介电(ILD)层与蚀刻停止层(ESL)接触。附图说明图1A及图1B一同示出根据本专利技术实施例的形成半导体结构或其局部的方法流程图。图2A示出根据本专利技术实施例的以图1A及图1B的方法实施例所实现的半导体结构的三维立体示意图。图2B示出根据本专利技术实施例的图2A的半导体结构的平面示意图。图3、图4、图5、图6、图7、图8、图9、图10、图11及图12示出根据本专利技术实施例的实施图1A及图1B的方法实施例的中间步骤期间，沿图2A及/或图2B的半导体结构的A-A’线的剖面示意图。图13示出根据本专利技术实施例的在实施本文档来自技高网...

【技术保护点】
1.一种半导体结构的制造方法，包括：/n提供一半导体装置，其包括：一虚置栅极结构，设置于一基底上；以及多个源极/漏极(S/D)特征部件，与该虚置栅极结构相邻设置，其中该虚置栅极结构横越所述多个源极/漏极(S/D)特征部件之间的一通道区；/n形成一硅衬层于该半导体装置上方，其中该硅衬层包括元素硅；形成一内层介电层于该硅衬层上；/n引入一掺杂剂于该内层介电层；/n在引入该掺杂剂之后，去除该虚置栅极结构以形成一栅极沟槽；对该掺杂的内层介电层进行一热处理，以氧化该硅衬层；以及/n形成一金属栅极堆叠于该栅极沟槽内及该氧化的硅衬层上方。/n

【技术特征摘要】
20190928 US 62/907,564;20200316 US 16/820,1751.一种半导体结构的制造方法，包括：
提供一半导体装置，其包括：一虚置栅极结构，设置于一基底上；以及多个源极/漏极(S/D)特征部件，与该虚置栅极结构相邻设置，其中该虚置栅极结构...

【专利技术属性】
技术研发人员：陈柏宁，吴旭升，刘昌淼，林士豪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71