延迟故障测试电路以及相关方法技术

本发明专利技术提供一种延迟故障测试电路，该延迟故障测试电路用于响应于与将要测试的被设置为以不同速度运行的逻辑电路相关联的两个相应不同频率时钟信号来产生两时钟脉冲序列，并且被如此设置使得时钟脉冲中第二个的上升沿被对准，并且该电路进一步包括：计数装置，用于产生参考计数值，用于在所述计数值达到第一阈值时开始该两个时钟脉冲中第一个时钟脉冲的装置，用于在所述计数值达到第二阈值时结束该两个时钟脉冲中第一个时钟脉冲的装置，用于在所述计数值达到第三阈值时开始该两个时钟脉冲中第二个时钟脉冲的装置，用于在所述计数值达到第四阈值时结束该两个时钟脉冲中第二个时钟脉冲的装置，其中第三阈值对于两个输入时钟信号是公共的，而第一、第二和第四阈值基于时钟信号各自的频率。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及用于测试集成电路中电阻和/或电容故障的。通过美国专利申请US2003/0101396A1知道了这样的配置，并且该申请公开了延迟故障测试电路，该延迟故障测试电路被安排用于在输入时钟信号上产生两脉冲序列，以便允许测试以不同应用速度运行的集成电路内部逻辑块之间的数据传输。该电路被设计的使得然后以应用频率出现的在两脉冲序列中每一个内的第二脉冲的上升沿或正沿被对准。然而不利地是，在上述参考文件内产生两个脉冲的方式显示出对性能的限制。一旦请求需要这样的脉冲，则产生两个应用频率时钟脉冲占用相当多的时间。通常这个时间延迟也取决于测试中的电路内所需时钟的频率。在该文件中公开的方案依赖于当到时钟发生器的输入实际上发生输入时钟脉冲中每一个的第二边沿被对准的事件时，则有必要再次等待这种事件的发生，以便能够并且将这种该事件传送到输出端。如果这种事件没有再次发生，则该方案无论如何是失败的。另外，作为进一步的限制，这篇美国专利申请的主题不能用于其周期是在测试中的电路内出现的最快时钟周期的奇数倍的时钟。这意味着，在故障测试期间，其周期是最快周期奇数倍的那些时钟必须用等于最接近的偶数倍的周期来重新生成。例如，如果最快的时钟频率是“f”，周期T＝1/f，并且时钟中的一个具有频率f/3(周期是3T)，则在延迟测试期间，必须生成f/4(周期是4T)频率的时钟，而不是f/3频率的时钟，这意味着它不遵循必要的具体要求。那么，不利地是，延迟故障测试按照较慢的周期为4T的时钟进行，而不是按照所期望的周期3T的时钟进行。最后，已知的设计对于某些具有50％占空因数的时钟频率将不工作，因此需要修改该占空因数。这代表该已知方案另一个特别不利的限制。本专利技术寻求提供一种优于已知的这种电路和方法的。根据本专利技术的一方面，提供一种延迟故障测试电路，该延迟故障测试电路用于响应于与以不同速度运行的逻辑电路相关联的不同频率的两个相应时钟信号来产生两时钟脉冲序列，并且该电路被如此设置得使时钟脉冲中第二个的上升沿被对准，该电路包括计数装置，用于产生参考计数值；用于在所述计数值达到第一阈值时开始该两个时钟脉冲中第一个时钟脉冲的装置；用于在所述计数值达到第二阈值时结束该两个时钟脉冲中第一个时钟脉冲的装置；用于在所述计数值达到第三阈值时开始该两个时钟脉冲中第二个时钟脉冲的装置；用于在所述计数值达到第四阈值时结束该两个时钟脉冲中第二个时钟脉冲的装置；其中第三阈值对于两个输入时钟信号是公共的，而第一、第二和第四阈值基于时钟信号各自的频率。优选地，所述第一、第二和第四阈值包括最快的时钟频率和与正在测试的逻辑电路相关联的时钟频率的比值的函数。另外，第一、第二和第四阈值还是上述比值的最大值的函数。在这种情况下，可以从所述最大比值和与正在测试的逻辑电路相关的时钟信号的比值之间的差值来导出第一阈值。另外，如果与正在测试的逻辑电路相关联的时钟信号的比值包括偶数，则可以基于所述最大比值和该比值的一半之间的差值来确定第二阈值。替换地，如果与正在测试的逻辑电路相关联的时钟信号的特定比值包括奇数，则可以基于所述最大比值和该特定比值的一半加一之间的差值来确定第二阈值。有利的是，基于所述最大比值和与正在测试的逻辑电路相关的时钟信号的特定分割比值的一半的和来确定第四计数阈值。优选地，包括比值发生器，在比值发生器中，上述比值通过计数器来实现。有利的是，该电路能够使用两个计数器，以便计算上述比值中的每一个。这样，该两个计数器中的第一个计数器可被配置为被馈送fastclk信号，并接收由两个所述计数器中另一计数器产生的启动信号。此外，第二计数器被配置为被馈送时钟信号，对于该时钟信号来计算分割比。所述第二计数器的最低有效位优选地包括被递送到所述第一计数器的启动信号，并且其中，该第二计数器的最高有效位包括指示所需比值已被确定的信号。由于当需要时能够几乎即时产生所需要的两个应用频率时钟脉冲，因此本专利技术尤其有利。特别地，在某种意义上不依赖于所涉及时钟信号的实际频率来产生其第二上升沿对准的两个应用频率时钟脉冲。有利地是，本专利技术产生两个对准的时钟脉冲边沿，而不管时钟信号输入端的性质，也不管是否以前发生了输入时钟的第二时钟脉冲的上升沿对准的事件。作为更进一步的优点，本专利技术能够容易地使用其周期表现为正在测试的电路内最快时钟周期的奇数倍的时钟运行，另外，在本专利技术中不出现在上述提及的现有技术文件中出现的占空因数限制。根据本专利技术的另一方面，提供一种响应于与被设置为以不同速度运行的逻辑电路的相关联的不同频率的两个相应时钟信号来产生包括两时钟脉冲序列的延迟故障测试信号的方法，并且其中，时钟脉冲中第二个的上升沿被对准，该方法包括以下步骤产生参考计数值；在所述计数值达到第一阈值时，开始该两个时钟脉冲中的第一个时钟脉冲；在所述计数值达到第二阈值时，结束该两个时钟脉冲中的第一个时钟脉冲；在所述计数值达到第三阈值时，开始该两个时钟脉冲中的第二个时钟脉冲；在所述计数值达到第四阈值时，结束该两个时钟脉冲中的第二个时钟脉冲；其中第三阈值对于两个输入时钟信号是公共的，而第一、第二和第四阈值基于时钟信号各自的频率。该方法可有利地包括更多的方面，以便提供象上面讨论的那些特征一样的更多特征。在下文中将通过例子参考以下的附图来进一步描述本专利技术附图说明图1A和图1B是图示根据本专利技术的设备和方法所需的时钟脉冲信号的性质的时序图；图2是体现本专利技术的延迟故障脉冲发生器的示意性图，并图示这种发生器的引出线；图3是图2中发生器的示意性框图；图4是说明图3中所图示比值发生器单元操作的时序图；图5是用于图示根据本专利技术出现两脉冲测试信号的生成的时序图，其中，两脉冲测试信号中，各自的第二脉冲的上升沿被对准。首先转到图1A和图1B，其中除了频率为FMHZ的“fastclk”信号之外还图示了三个时钟信号clk(0)，clk(1)，clk(2)，其中，“fastclk”信号代表在正在测试的电路中出现的最快的时钟信号。图1A图示这种输入时钟信号，而图1B图示在四个时钟信号中每一个上产生的延迟故障测试信号，这些延迟故障测试信号分别被标识为fastclkout、clkout(0)、clkout(1)和clkout(2)，并且该图示出了在两脉冲序列中每一个序列内第二脉冲的对准。虽然已知在前述现有技术文件中出现这种输出信号，但是以前讨论的关于生成这种信号的特定缺点可以根据本专利技术通过引用控制计数器来克服，所述控制计数器例如图1B所示产生计数值counter_p。为确认起见，应当理解clk(0)具有频率F/2，clk(1)具有频率F/3，而clk(2)具有频率F/4。现在转到图2，其中图示体现本专利技术的延迟故障脉冲发生器10的引出线。在生成应用频率时钟的时钟发生器与被配置为从时钟发生器接收时钟的数字单元之间引入延迟故障脉冲发生器单元。脉冲发生器10被设置为当需要时在经过它的每一个时钟上产生两个应用频率脉冲，同时，两个应用频率脉冲的第二上升沿被对准。否则，该发生器简单地通过未改变的时钟脉冲。再次参考图2，“fastclk”信号是频率为F的最快的时钟脉冲，其它的所有时钟脉冲clk(i)具有频率fclk(i)，以使得对于所有的i，F/fclk(i)＝整数。随后的真值表表1给出延迟故障本文档来自技高网...

【技术保护点】
延迟故障测试电路，用于响应于与被设置为以不同速度运行的逻辑电路相关联的不同频率的两个相应时钟信号来产生两时钟脉冲序列，并且被如此设置使得时钟脉冲中第二个的上升沿被对准，该电路包括：计数装置，用于产生参考计数值；用于在所述计数值达到第一阈值时开始该两个时钟脉冲中第一个时钟脉冲的装置；用于在所述计数值达到第二阈值时结束该两个时钟脉冲中第一个时钟脉冲的装置；用于在所述计数值达到第三阈值时开始该两个时钟脉冲中第二个时钟脉冲的装置；用于在所述计数值达到第四阈值时结束该两个时钟脉冲中第二个时钟脉冲的装置；其中第三阈值对于两个输入时钟信号是公共的，而第一、第二和第四阈值基于时钟信号各自的频率。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：A米塔尔，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]