【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及用于测试集成电路中电阻和/或电容故障的。通过美国专利申请US2003/0101396A1知道了这样的配置，并且该申请公开了延迟故障测试电路，该延迟故障测试电路被安排用于在输入时钟信号上产生两脉冲序列，以便允许测试以不同应用速度运行的集成电路内部逻辑块之间的数据传输。该电路被设计的使得然后以应用频率出现的在两脉冲序列中每一个内的第二脉冲的上升沿或正沿被对准。然而不利地是，在上述参考文件内产生两个脉冲的方式显示出对性能的限制。一旦请求需要这样的脉冲，则产生两个应用频率时钟脉冲占用相当多的时间。通常这个时间延迟也取决于测试中的电路内所需时钟的频率。在该文件中公开的方案依赖于当到时钟发生器的输入实际上发生输入时钟脉冲中每一个的第二边沿被对准的事件时，则有必要再次等待这种事件的发生，以便能够并且将这种该事件传送到输出端。如果这种事件没有再次发生，则该方案无论如何是失败的。另外，作为进一步的限制，这篇美国专利申请的主题不能用于其周期是在测试中的电路内出现的最快时钟周期的奇数倍的时钟。这意味着，在故障测试期间，其周期是最快周期奇数倍的那些时钟必须用等于最接近...
【技术保护点】
延迟故障测试电路，用于响应于与被设置为以不同速度运行的逻辑电路相关联的不同频率的两个相应时钟信号来产生两时钟脉冲序列，并且被如此设置使得时钟脉冲中第二个的上升沿被对准，该电路包括：计数装置，用于产生参考计数值；用于在所述计数值达到第一阈值时开始该两个时钟脉冲中第一个时钟脉冲的装置；用于在所述计数值达到第二阈值时结束该两个时钟脉冲中第一个时钟脉冲的装置；用于在所述计数值达到第三阈值时开始该两个时钟脉冲中第二个时钟脉冲的装置；用于在所述计数值达到第四阈值时结束该两个时钟脉冲中第二个时钟脉冲的装置；其中第三阈值对于两个输入时钟信号是公共的，而第一、第二和第四阈值基于时钟信号各自的频率。
【技术特征摘要】
【国外来华专利技术】...
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