与同步电路的延迟匹配的延迟电路制造技术

本发明专利技术描述能够提供与同步电路的传播延迟接近匹配的延迟的延迟电路。在一种设计中，一种设备包括同步电路和延迟电路。所述同步电路包括从数据输入到数据输出的前向路径。所述同步电路接收输入数据且提供具有传播延迟的输出数据。所述延迟电路接收输入信号，且提供具有与所述同步电路的所述传播延迟匹配的延迟的经延迟输入信号。所述延迟电路包括所述同步电路的所述前向路径中的至少两个逻辑门。可基于相同或类似的电路架构来实施所述同步电路和延迟电路。所述延迟电路可基于所述同步电路的复制品，其中所述复制品的反馈回路断裂且时钟输入耦合到适当的逻辑值以始终启用所述延迟电路。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体上涉及电子电路，且更具体地说，涉及延迟电路。
技术介绍
同步电路是操作可由例如时钟信号、选通信号、启用信号等控制信号控制的电路。 同步电路与可在其输入改变时改变其输出的组合式电路形成对比。同步电路的一些实例包 括锁存器和触发器，其可基于共用时钟信号以同步方式操作。例如锁存器和触发器等同步电路广泛用于各种数字电路设计中。锁存器是可存储 一个位的信息且可由例如时钟信号等控制信号来控制的电路。触发器是可存储一个位的信 息且可基于时钟边沿捕捉输入数据的电路。锁存器与触发器之间的主要差异在于透明度， 其与如何捕捉和维持数据有关。对于锁存器来说，当控制信号处于逻辑高时，输出可紧跟输 入之后；当控制信号转变为逻辑低时，可捕捉输入数据值；且当控制信号处于逻辑低时，可 保持所捕捉到的值。对于触发器来说，可在时钟信号的一个边沿(例如，上升沿)处捕捉输 入数据值，且可在时钟信号的另一边沿(例如，下降沿)处将捕捉到的值提供到输出。因此， 触发器的输出对输入是非透明的。当“锁存器”和“触发器”的操作方式之间的差别并不重 要时，术语“锁存器”和“触发器”常常可互换使用。多个触发器可并联或串联耦合以形成 用于任何数目个位的寄存器。同步电路在其输入与输出之间具有某些传播延迟。所述传播延迟可能归因于用于 实施同步电路的逻辑门，且可能因集成电路(IC)工艺、电源电压和温度(PVT)的变化而广 泛地变化。当同步电路用于高速数字电路中时，可能需要或有必要解决同步电路的随PVT 变化而变的传播延迟，以便支持高操作速度并实现良好的时序容限。
技术实现思路
本文描述能够提供与同步电路的传播延迟接近地匹配的延迟的延迟电路。这些延 迟电路可用于例如需要高操作速度的接口电路等高速数字电路中。在一种设计中，一种设备包含同步电路和延迟电路。所述同步电路包含从数据输 入到数据输出的前向路径，且所述前向路径可用例如反相器、“与”门、“与非”门、“或非”门、 开关等逻辑门来实施。所述同步电路接收输入数据且提供具有传播延迟的输出数据。延迟 电路接收输入信号(例如，用于同步电路的时钟信号)，且提供具有与同步电路的传播延迟 匹配的延迟的经延迟输入信号(例如，经延迟时钟信号)。延迟电路包含同步电路的前向路 径中的至少两个逻辑门。为实现良好的延迟匹配，可基于相同或类似的电路架构来实施同步电路和延迟电 路。延迟电路可基于同步电路的复制品，其中所述复制品的时钟输入耦合到静态逻辑值以 始终启用延迟电路。所述延迟电路可包含同步电路的前向路径中的所有逻辑门。同步电路可包含具有以反馈配置耦合的一对逻辑门(例如，反相器、“或非”门或 “与非”门)的锁存器。延迟电路可包含相同的一对逻辑门，但反馈是断裂的。器和第二锁存器的触发器，其中所述第 一锁存器接收输入数据和时钟信号，且所述第二锁存器接收经反相时钟信号且提供输出数 据。延迟电路可包含串联耦合的第一延迟单元和第二延迟单元，其中所述第一延迟单元接 收输入信号，且所述第二延迟单元提供经延迟输入信号。每一延迟单元可基于同步电路中 的对应锁存器的复制品。下文更详细地描述本专利技术的各个方面和特征。 附图说明图1展示具有中央处理单元(CPU)和两个存储器的装置。图2展示输入接口电路。图3展示用于图2中的输入接口电路的时序图。图4A和图4B展示D锁存器和对应的延迟电路。图5A和图5B展示另一 D锁存器和对应的延迟电路。图6A和图6B展示SR锁存器和对应的延迟电路。图7A和图7B展示D触发器和对应的延迟电路。图8A到图8D展示另一 D触发器和对应的延迟电路。图9A和图9B展示SR触发器和对应的延迟电路。图10展示无线通信装置的框图。具体实施例方式本文所描述的延迟电路可用以匹配例如锁存器、触发器等同步电路的延迟。延迟 电路可用于例如CPU和存储器等不同装置(其可在同一 IC或不同IC上实施)之间的接口 电路。延迟电路还可用于给定装置或IC内的内部电路。图1展示具有CPU 110以及存储器120和130的装置100的框图。CPU 110可包 含任何类型的处理器，例如数字信号处理器(DSP)、通用处理器、微处理器、精简指令集计算 (RISC)处理器、复杂指令集计算(CISC)处理器等。存储器120和130可为相同或不同类 型的存储器。举例来说，存储器120可为同步动态随机存取存储器(SDRAM)，且存储器130 可为例如“与非”快闪存储器或“或非”快闪存储器等快闪存储器。可在例如专用集成电路 (ASIC)等单个IC上实施CPU 110以及存储器120和130。或者，可在单独的IC上实施CPU 110以及存储器120和130。CPU 110包括输入/输出接口电路(I/O Ckt) 112，其用于与存储器120交换数据。 存储器120包括I/O电路122和124，其分别用于与CPU 110和存储器130交换数据。存储 器130包括I/O电路132，其用于与存储器120交换数据。可能需要在尽可能高的时钟速率 下操作CPU 110与存储器120和130之间的接口以便提高数据通过量。可通过在I/O电路 112、122、124和132中使用本文所描述的延迟电路来支持高时钟速率。图2展示输入接口电路200的设计的示意图，其可用于图1的I/O电路中的每一 者中。在此设计中，输入接口电路200包括两个同步电路210和220以及一延迟电路230。 每一同步电路可包含锁存器、触发器等。同步电路210可接收输入数据Data且提供输出数 据Datal。同步电路220接收输入数据Datal且提供输出数据Data2。将时钟信号CLK提供给同步电路210的时钟输入且还提供给延迟电路230。延迟电路230将经延迟的时钟信 号CLK1提供给同步电路220的时钟输入。图3展示图2中的输入接口电路200的时序图。用于同步电路210的输入数据 Data和时钟信号CLK可适当地经时间对准，以为同步电路210的例如设置时间Tsetup和保持 时间Th。ld等时序要求提供良好的容限。来自同步电路210的输出数据Datal可相对于输入 数据Data延迟一时钟到输出(C到Q)传播延迟Tdata delay。此数据延迟可视同步电路210的 设计以及PVT变化而定。需要适当地使用于同步电路220的输入数据Datal与时钟信号CLK1时间对准，以 为同步电路220的时序要求实现良好的容限。为了获得适当的时间对准，用于同步电路220 的时钟信号CLK1可相对于用于同步电路210的时钟信号CLK延迟一延迟T。lk delay，其应与同 步电路210的随PVT变化而变的数据延迟Tdata delay匹配。这接着将确保可为同步电路210 和220实现类似的时序容限。可用串联耦合的一组反相器来实施延迟电路230。可选择合适数目的反相器，使得 在标称情况(例如，标称IC工艺、标称电源电压和室温)下时钟延迟与数据延迟匹配。时钟 延迟可接着在标称情况下与数据延迟匹配，但可随PVT变化而与数据延迟有很大不同。这 是因为同步电路的架构与延迟电路的架构差别很大，且架构差异可导致数据和时钟延迟并 不随PVT变化而良好地跟踪。在一方面中，可用与同步电路(其传播延迟正由延迟电路追踪)相同或类似的架 构来实施延迟电路。可依本文档来自技高网...

【技术保护点】
一种设备，其包含：同步电路，其包含从数据输入到数据输出的前向路径，所述同步电路接收输入数据且提供具有传播延迟的输出数据；以及延迟电路，其用以接收输入信号并提供具有与所述同步电路的所述传播延迟匹配的延迟的经延迟输入信号，所述延迟电路包含所述同步电路的所述前向路径中的至少两个逻辑门。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：穆斯塔法克斯金，马尔齐奥佩德拉里诺伊，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US[美国]