本发明专利技术提供一种定时发生器及半导体试验装置，在对多个定时发生部（１０－１～１０－ｎ）分配时钟的时钟分配电路（２０）中，具备连接有主路径用缓冲器（２４）的时钟主路径（２１）、和连接有回送路用缓冲器（２７）的时钟回送路（２６），将这些主路径用缓冲器（２４）和回送路用缓冲器（２７）的负载电容设计为相同，使这些缓冲器的偏压为同一电位，并利用延迟锁环电路（３０）生成偏压，控制时钟分配电路的传播延迟时间使其达到时钟周期的整数倍。从而，在时钟分配时，能够减小动作依赖的电力消耗（ＡＣ成分）及自时钟分配电路自身产生的噪声，且可降低时钟分配引起的ＳＫＥＷ。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及给予数据信号规定的延迟量并输出的定时发生器及具备 该定时发生器的半导体试验装置，特别是涉及在进行时钟或数据的分配时，动作依赖的电力消耗(AC成分)小、自分配电路自身产生的噪声小、 进而可降低由时钟分配引起的定时发生部间的SKEW的定时发生器及具 备该定时发生器的半导体试验装置。
技术介绍
在说明本专利技术之前，为便于理解本专利技术，参照图4说明现有的半导体 试验装置。如图4所示，半导体试验装置100通常具备周期发生器200、图案 发生器300、定时发生器400、波形整形器500、逻辑比较电路600。周期发生器200基于输入的基准时钟输出周期数据。该周期数据被送 向图案发生器300，并且作为Rate信号(参照图6)送向定时发生器400。 另外，周期发生器200生成用于将数据保存于后述的存储器211—2、 211 —3 (参照图5、图8)的地址。图案发生器300，基于周期数据输出试验图案信号及期待值图案信号。 其中的试验图案信号被送向定时发生器400，期待值图案信号被送向逻辑 比较电路600。定时发生器400，被分别输入基准时钟信号、试验图案信号、周期数 据信号(Rate信号)，并输出整形时钟信号和比较时钟信号。其中的整形 时钟信号被送向波形整形器500，比较时钟信号被送向逻辑比较电路600。波形整形器500，将整形时钟信号整形成试验所需的波形，并将整形 图案信号送向作为试验对象的半导体器件(下面也简称为"DUT" (Device Under Test)) 700。逻辑比较电路600，基于比较时钟信号将DUT700的应答输出和期待值图案信号进行比较。然后，根据它们的一致与否来判定DUT700的良否。其次，参照图5说明定时发生器的基本构成。该图是表示目前通常使用的定时发生器的构成例的构成概略图。如该图所示，定时发生器200a具备输出追加了规定的延迟量的信号 (TG OUT)的多个定时发生部210— 1 210—n、和对这些定时发生部210 一1 210—n分配时钟的时钟分配电路220a。定时发生部210 — l 210—n，如该图所示，具备以Refclk为基准信 号而生成并输出显示延迟时间的信号的逻辑可变延迟电路(Logical Variable Delay) 211、和基于来自该逻辑可变延迟电路211的信号给予数 据信号延迟量的模拟可变延迟电路(Analog Variable Delay) 212。逻辑可变延迟电路211 ，具备计数器211 — 1 、第一存储单元(Memory (U)) 211—2、第二存储装置(Memouy (L)) 2U—3、校准数据存储单 元(CAL Data) 211—4、 一致检测电路211—5、加法器211 — 6、时钟周 期延迟单元211—7。模拟可变延迟电路212，如图5所示，具备逻辑与电路212—1、第一 可变延迟电路212—2、第二可变延迟电路212 — 3。其次，参照图6说明定时发生器的动作。该图是表示定时发生器的各构成部分的各信号的经时变化的时间图。 如该图所示，在定时发生器200a中，例如输入周期10ns的Refclk信 号(该图(a))。而且，从定时发生器200a输出的信号(TGOut、半导体试验装置100 中为延迟时钟)的输出定时(试验循环TC)为，从第一次启动到5ns的 时刻(TC1)、和从第二次启动(从第一次启动经过1周期的Refclk信号 后)到12ns的时刻(TC2)(该图(b))。向定时发生器200a中输入表示启动时刻的Rate信号(该图(c))。当 输入了该Rate信号时，将计数器211 — 1清零(该图(d))。然后，当未输 入Rate信号时，在Refclk信号的每一周期，计数器211 — 1每次加1 (该 图(d))。第一存储单元211—2中存储输出信号(TGOut)的试验循环(TC) 除以Refclk信号的周期后的商。另夕卜，第二存储装置211-3存储输出信号(TG Out)的试验循环(TC) 除以Refdk信号的周期后的余数。例如，用下式对第一个输出信号的试验循环即5ns计算商及余数。 5 + 10 = 0."5 (式l)根据该式l，算出商为0，余数为5nm。其中，商"0"被存储于第一 存储单元211—2中，余数"5ns"被存储于第二存储装置211—3中(该图 (e)、 (f))。另外，例如，用下式对第二个输出信号的试验循环即12ns计算商及 余数。12+10=1'"2 (式2)根据该式2，算出商为1，余数为2nm。其中，商"1"被存储于第一 存储单元211—2中，余数"2ns"被存储于第二存储装置211 — 3中(该图 (e)、 (f))。然后， 一致检测电路211 — 5进行计数器211 — 1的计数值和第一存储 单元211—2中的存储数据的一致性检测，而且，在一致时输出检测信号， 在不一致时不输出检测信号。例如在Refclk信号的第一循环，由于计数器为"0"，存储器为"0"， 故是一致的。此时输出检测信号(该图(g))。另外，例如在Refdk信号的第二循环，由于计数器为"0"，存储器为 "1"，故是不一致的。此时不输出检测信号(该图(g))。进而例如在Refdk信号的第三循环，由于计数器为"1 "，存储器为"1 "， 故是一致的。此时输出检测信号(该图(g))。加法器211—6，将存储于第二存储装置211 — 3中的余数和存储于校 准数据存储单元211—4中的CAL Data相加，并送向时钟周期延迟单元211 一7。时钟周期延迟单元211 — 7，接收来自一致检测电路211 — 5的检测信 号和来自加法器211—6的加法结果(Carry),将以Refclk的一周期作为 分辨率的延迟量信号(粗分辨率延迟量信号)送向模拟可变延迟电路212。该时钟周期延迟单元211 — 7，具体而言是移位寄存器和选择器的组 合，为由Refclk的周期的分辨率生成延迟，而使切出Refclk的位置错位。模拟可变延迟电路212的逻辑与电路212—1，当被输入来自逻辑可变 延迟电路211的时钟周期研制装置211—7的延迟量信号、和来自时钟分 配电路220a的时钟时，输出延迟量信号。第一可变延迟电路(Coarse Delay) 212—2，利用粗的分辨率使数据 信号延迟。第二可变延迟电路(Fine Delay) 212—3，利用细的分辨率使数据信 号延迟。该延迟后的数据信号作为TGOUT输出。根据这样的构成，定时发生器200a可模拟地产生所希望的延迟时间， 并输出延迟时钟。但是，近年来随着半导体器件的微细化，搭载于LSI这一个芯片上的 电路规模变大，时钟及数据的分配越来越困难。定时发生器的设计也同样。对于时钟的分配而言，理想的是传播延迟 时间小、定时发生部间的SKEW (失真)少、电力消耗小、电路自身产生 的噪声小，但现实中是通过它们的协定来实现时钟及数据的分配(例如参 照专利文献l、 2)。例如，上述图5所示的现有的时钟分配方法是使用驱动能力相同的缓 冲器进行负载电容相同的设计。该方法由于缓冲器的驱动能力相等且缓冲 器的负载电容相等，故消耗电流的峰值在时间上分散，电流波形如图7那 样为矩形波。如该矩形波所示，由于消耗电流的峰值在时间方向上分本文档来自技高网...
【技术保护点】
一种定时发生器，其特征在于，具备：给予数据信号规定的延迟量并输出的一个或两个以上的定时发生部；以及对这些定时发生部分配时钟的时钟分配电路，所述时钟分配电路，具备：时钟主路径，其传输所述时钟；时钟回送路，其将由该时钟主路径传输来的时钟回送；偏压发生电路，其输入向所述时钟主路径输入的传输时钟和由所述时钟回送路回送来的回送时钟，所述时钟主路径，具有对传输的时钟给予规定的延迟量的主路径用缓冲器，所述时钟回送路，具有对回送的时钟给予规定的延迟量的回送路用缓冲器，所述主路径用缓冲器和所述回送路用缓冲器的负载电容相同，所述偏压发生电路，生成：用于给予所述主路径用缓冲器及所述回送路用缓冲器同一电位的偏压，并将其送向所述主路径用缓冲器及所述回送路用缓冲器。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：须田昌克，
申请(专利权)人：株式会社爱德万测试，
类型：发明
国别省市：JP[]
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