定时发生器及半导体试验装置制造方法及图纸

本发明专利技术提供一种定时发生器及半导体试验装置，在对多个定时发生部（１０－１～１０－ｎ）分配时钟的时钟分配电路（２０）中，具备连接有主路径用缓冲器（２４）的时钟主路径（２１）、和连接有回送路用缓冲器（２７）的时钟回送路（２６），将这些主路径用缓冲器（２４）和回送路用缓冲器（２７）的负载电容设计为相同，使这些缓冲器的偏压为同一电位，并利用延迟锁环电路（３０）生成偏压，控制时钟分配电路的传播延迟时间使其达到时钟周期的整数倍。从而，在时钟分配时，能够减小动作依赖的电力消耗（ＡＣ成分）及自时钟分配电路自身产生的噪声，且可降低时钟分配引起的ＳＫＥＷ。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及给予数据信号规定的延迟量并输出的定时发生器及具备 该定时发生器的半导体试验装置，特别是涉及在进行时钟或数据的分配时，动作依赖的电力消耗(AC成分)小、自分配电路自身产生的噪声小、 进而可降低由时钟分配引起的定时发生部间的SKEW的定时发生器及具 备该定时发生器的半导体试验装置。
技术介绍
在说明本专利技术之前，为便于理解本专利技术，参照图4说明现有的半导体 试验装置。如图4所示，半导体试验装置100通常具备周期发生器200、图案 发生器300、定时发生器400、波形整形器500、逻辑比较电路600。周期发生器200基于输入的基准时钟输出周期数据。该周期数据被送 向图案发生器300，并且作为Rate信号(参照图6)送向定时发生器400。 另外，周期发生器200生成用于将数据保存于后述的存储器211—2、 211 —3 (参照图5、图8)的地址。图案发生器300，基于周期数据输出试验图案信号及期待值图案信号。 其中的试验图案信号被送向定时发生器400，期待值图案信号被送向逻辑 比较电路600。定时发生器400，被分别输入基准时钟信号、试验图案信号、周期数 据信号(Rate本文档来自技高网...

【技术保护点】
一种定时发生器，其特征在于，具备：给予数据信号规定的延迟量并输出的一个或两个以上的定时发生部；以及对这些定时发生部分配时钟的时钟分配电路，所述时钟分配电路，具备：时钟主路径，其传输所述时钟；时钟回送路，其将由该时钟主路径传输来的时钟回送；偏压发生电路，其输入向所述时钟主路径输入的传输时钟和由所述时钟回送路回送来的回送时钟，所述时钟主路径，具有对传输的时钟给予规定的延迟量的主路径用缓冲器，所述时钟回送路，具有对回送的时钟给予规定的延迟量的回送路用缓冲器，所述主路径用缓冲器和所述回送路用缓冲器的负载电容相同，所述偏压发生电路，生成：用于给予所述主路径用缓冲器及所述回送路用缓冲器同一电位的偏压，并将...

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：须田昌克，
申请(专利权)人：株式会社爱德万测试，
类型：发明
国别省市：JP[]