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本发明提供一种定时发生器及半导体试验装置，在对多个定时发生部（１０－１～１０－ｎ）分配时钟的时钟分配电路（２０）中，具备连接有主路径用缓冲器（２４）的时钟主路径（２１）、和连接有回送路用缓冲器（２７）的时钟回送路（２６），将这些主路径用缓冲...
该专利属于株式会社爱德万测试所有，仅供学习研究参考，未经过株式会社爱德万测试授权不得商用。

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