能够使实时控制定时发生器的可变延迟电路的电路形成为简单的构成，且确保定时容限（Ｅｙｅ开口）。定时发生器的可变延迟电路（１０）包括：具有级联连接的多个时钟脉冲用缓冲器（１３－１～１３－ｎ）的延迟电路（１１）、级联连接的多个数据用缓冲器（１５－１１～１５－ｎｎ）、依照来自延迟电路（１１）的时钟脉冲将数据输出到数据用缓冲器（１５－１１～１５－ｎｎ）的数据保持电路（１６－０～１６－ｎ），数据用缓冲器（１５－１１～１５－ｎｎ）附加给数据的延迟量等同于与之对应的时钟脉冲用缓冲器（１３－１～１３－ｎ）附加给时钟脉冲的延迟量。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种涉及采用可变延迟电路对数据信号附加规定的延迟 量并输出的定时发生器以及具备该定时发生器的半导体试验装置，特别是涉及可使实时控制可变延迟电路的电路简单化且易于确保定时容限(Eye 10开口)的定时发生器以及具备该定时发生器的半导体试验装置。
技术介绍
在说明本专利技术之前，为了容易理解本专利技术，参照图4对现有的半导体 试验装置进行说明。15 如图4所示，半导体试验装置100 —般具备周期发生器200、图形发生器300、定时发生器400、波形整形器500和逻辑比较电路600。周期发生器200根据输入的基准时钟脉冲，输出周期数据。该周期数 据向图形发生器300发送，同时，作为Rete信号(参照图7)向定时发生 器400发送。另外，周期发生器200生成用以将数据保存在后述的存储器 20220、 230 (参照图5、图7)中的地址。图形发生器300根据周期数据，输出试验图形信号及期待值图形信号。 它们中试验图形信号向定时发生器400发送，期待值图形信号向逻辑比较 电路600发送。定时发生器400分别输入基准时钟脉冲信号、试验图形信号、周期数 25据信号(Rate信号)，输出整形时钟脉冲信号和比较时钟脉冲信号。它们 中整形时钟脉冲信号向波形整形器500发送，比较时钟脉冲信号向逻辑比 较电路600发送。波形整形器500将整形时钟脉冲信号整形成试验所必需的波形，将整 形图形信号向试验对象的半导体设备(以下，也简述为「DUT」(Deviec 30Under Test)) 700发送。逻辑比较电路600根据比较时钟脉冲信号，比较DUT700的响应输出 和期待值图形信号。然后，根据它们的一致、不一致判定DUT700的良好与否。接下来，参照图5~图7说明定时发生器的基本构成。 5 图5及图6示出了目前通常采用的定时发生器和对定时发生器的可变延迟电路进行实时控制的电路的例子，分别是图5表示定时发生器的整体 构成图，图6表示定时发生器中的多路调制器(multiplexer)周边(MUX) 的放大构成图。另外，图7是表示定时发生器动作的时序图。 io 如图5所示，定时发生器200具备计数器210、第一存贮单元(Memory(U))220、第二存忙单元(Memory(L))230、校准数据存贮单元(CALData) 240、 一致检测电路250、加法器260、时钟脉冲周期延迟单元270、译码 器(Decoder) 280、和可变延迟电路290 (例如参照专利文献1、 2。)。 另外，如图5所示，可变延迟电路290具备延迟电路291、和多路调 15制器(MUX) 292。并且，延迟电路291如图6所示，具有级联连接的多 个时钟脉冲用缓冲器293~l~293—n， MUX292具备与延迟电路291的各 级对应连接的多个逻辑与(逻辑积)电路294-0 294—n、与这些逻辑与 电路294~0~294—n分别连接的FIFO295 0 295—n、和输入多个逻辑与电 路294~0~294—n的各输出并输出TGOut的逻辑或(逻辑和)电路296。 20 该定时发生器200如图7所示，输入Refclk信号。还有，Refclk信号的周期为10ns (该图(a))。并且，从定时发生器200输出的信号(TG Out、半导体试验装置100 中为延迟时钟脉冲)的输出定时(测试周期TC)是从第1次起动5ns的 时刻(TC1)和从第2次起动(第1次起动经过Refcik信号的1个周期后) 2512ns的时刻(TC2)(该图(b))。定时发生器200输入表示起动时刻的Rate信号(该图(c))。当输入 该Rate信号时，计数器210归零(该图(d))。其后，当不输入Rate信号 时，按Refclk信号的每个周期使计数器210上移l (该图(d))。第一存贮单元220存贮的是输出信号(TG Out)的测试周期(TC) 30除以Refclk信号的周期时的商。另外，第二存贮单元230存贮的是输出信号(TG Out)的测试周期 (TC)除以Refclk信号的周期时的余数。例如，关于作为第一个输出信号的测试周期的5ns，用下式计算商及 余数。5 5+10 = 0... 5 (式l)由该式1算出商为0，余数为5ns。其中，商「0」存贮在第一存贮单 元220中，余数「5ns」存贮在第二存贮单元230中(该图(e)、 (f))。另外，例如，关于作为第二个输出信号的测试周期的12ns，用下式计 算商及余数。 io 12+10=1... 2 (式2)由该式2算出商为1，余数为2ns。其中，商「1」存贮在第一存贮单 元220中，余数「2ns」存贮在第二存贮单元230中(该图(e)、 (f))。然后， 一致检测电路250对计数器210的计数值和第一存贮单元220 的存贮数据进行一致检测。并且，当一致时输出检测信号，不一致时不输 15出检测信号。例如，在Refclk信号的第l个周期中，计数为「0j，存贮商(U)为 「0」，从而一致。此时，输出检测信号(该图(g))。另外，例如，在Refclk信号的第2个周期中，计数为「0」，存贮商(U) 为「1」，从而不一致。此时，不输出检测信号(该图(g))。 20 另夕卜，例如，在Refclk信号的第3个周期中，计数为「1」，存贮商(U)为「1」，从而一致。此时，输出检测信号(该图(g))。时钟脉冲周期延迟单元270收到来自一致检测电路250的检测信号和 来自加法器260的加法结果(Cany)，将以Refdk的1个周期分量作为分 解率的延迟量信号(粗分解率延迟量信号)向可变延迟电路290发送。从 25而，使Refclk切出(切I9出1")的位置偏离。译码器280按照基于第二存贮单元230的存贮数据和校准数据存贮单 元240的CALData的由加法器260进行的加法结果，将以小于Refclk的 1个周期分量的时间作为分解率的延迟量信号(细分解率延迟量信号)向 可变延迟电路290发送。 30 g卩，译码器280的输出信号是控制「输出MUX的哪个级数？」的信号，时钟脉冲周期延迟单元270的输出信号是控制「使MUC的选择有效、 还是无效？」的信号(OutputEnable)。可变延迟电路290的延迟电路291如图5、图6所示，具有级联连接 的多个时钟脉冲缓冲器293 — 1 293—n，划分成多级以使各级的延迟量相 5 同。例如，若延迟电路291整体的延迟量为10ns，该延迟电路291分成 10级，则每一级具有lns的延迟量。并且，若MUX292以IO级切出延迟 电路291，则能够对输出信号(TG Out)在第0级附加0ns的延迟、在 第1级附加lns的延迟、在第2级附加2ns的延迟、在第3级附加3ns的 io 延迟、在第9级附加9ns的延迟。还有，延迟电路291输入时钟脉冲(Clock (VD))，每l级附加规定 的延迟量而向MUX292发送。MUX292的逻辑与电路294~0~294—n如图6所示，分别与延迟电路 291的各级对应配备。例如，若延迟电路291分成10级，则逻辑与电路 15294 0 294—n具备9 + 1 (与第0级~第9级分别对应的9个和与第0级对 应的l个)个。并且，各逻辑与电路294~本文档来自技高网...
【技术保护点】
一种定时发生器，具备对数据附加规定的延迟量并输出的可变延迟电路，所述可变延迟电路包括：延迟电路，其具有级联连接的多个时钟脉冲用缓冲器，多个逻辑与电路，其与将该延迟电路每隔规定延迟时间划分时的各级分别对应地配备、并从其对应的级由一个输入端子输入时钟脉冲，数据用缓冲器，其与这些多个逻辑与电路的其他输入端子分别连接，并且输入所述数据而在对该输入的数据附加一定的延迟量后向所述逻辑与电路发送；由所述数据用缓冲器附加给所述数据的延迟量等同于由与该数据用缓冲器所连接的逻辑与电路对应的级的时钟脉冲用缓冲器附加给所述时钟脉冲的延迟量。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：须田昌克，
申请(专利权)人：株式会社爱德万测试，
类型：发明
国别省市：JP[日本]
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