定时发生器及半导体试验装置制造方法及图纸

能够使实时控制定时发生器的可变延迟电路的电路形成为简单的构成，且确保定时容限（Ｅｙｅ开口）。定时发生器的可变延迟电路（１０）包括：具有级联连接的多个时钟脉冲用缓冲器（１３－１～１３－ｎ）的延迟电路（１１）、级联连接的多个数据用缓冲器（１５－１１～１５－ｎｎ）、依照来自延迟电路（１１）的时钟脉冲将数据输出到数据用缓冲器（１５－１１～１５－ｎｎ）的数据保持电路（１６－０～１６－ｎ），数据用缓冲器（１５－１１～１５－ｎｎ）附加给数据的延迟量等同于与之对应的时钟脉冲用缓冲器（１３－１～１３－ｎ）附加给时钟脉冲的延迟量。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种涉及采用可变延迟电路对数据信号附加规定的延迟 量并输出的定时发生器以及具备该定时发生器的半导体试验装置，特别是涉及可使实时控制可变延迟电路的电路简单化且易于确保定时容限(Eye 10开口)的定时发生器以及具备该定时发生器的半导体试验装置。
技术介绍
在说明本专利技术之前，为了容易理解本专利技术，参照图4对现有的半导体 试验装置进行说明。15 如图4所示，半导体试验装置100 —般具备周期发生器200、图形发生器300、定时发生器400、波形整形器500和逻辑比较电路600。周期发生器200根据输入的基准时钟脉冲，输出周期数据。该周期数 据向图形发生器300发送，同时，作为Rete信号(参照图7)向定时发生 器400发送。另外，周期发生器200生成用以将数据保存在后述的存储器 20220、 230 (参照图5、图7)中的地址。图形发生器300根据周期数据，输出试验图形信号及期待值图形信号。 它们中试验图形信号向定时发生器400发送，期待值图形信号向逻辑比较 电路600发送。定时发生器400分别输入基准时钟脉冲信号、试验图形信号、周期数 25据信号(Rate信号)，输本文档来自技高网...

【技术保护点】
一种定时发生器，具备对数据附加规定的延迟量并输出的可变延迟电路，所述可变延迟电路包括：延迟电路，其具有级联连接的多个时钟脉冲用缓冲器，多个逻辑与电路，其与将该延迟电路每隔规定延迟时间划分时的各级分别对应地配备、并从其对应的级由一个输入端子输入时钟脉冲，数据用缓冲器，其与这些多个逻辑与电路的其他输入端子分别连接，并且输入所述数据而在对该输入的数据附加一定的延迟量后向所述逻辑与电路发送；由所述数据用缓冲器附加给所述数据的延迟量等同于由与该数据用缓冲器所连接的逻辑与电路对应的级的时钟脉冲用缓冲器附加给所述时钟脉冲的延迟量。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：须田昌克，
申请(专利权)人：株式会社爱德万测试，
类型：发明
国别省市：JP[日本]