一种低噪声延迟电路制造技术

本发明专利技术实施例提供了一种低噪声延迟电路，其包括延迟电路和反馈控制电路，所述延迟电路包括MP1、MN1、电阻R1、充电电容C1以及MP2和MN2管组成的反相器，所述MP1、MP2的源极连接电源、MN1和MP1的栅极连接输入端、MN2的源极和MP2的漏极的公共节点连接输出端，R1一端连接在MP1的漏极、另一端连接在MN1的源极、C1第一端接地，第二端连接在所述反相器和R1和MN1的公共节点；所述反馈控制电路包括MP3和MP4，MP4的栅极连接所述输出端，MP4的源极连接在MP3的漏极，MP4的漏极连接在C1的第二端，所述MP3的栅极连接所述输入端，源极连接所述电源。采用本发明专利技术实施例提供的低噪声延迟电路，可以提高延迟电路的抗干扰能力。

A low noise delay circuit

The embodiment of the invention provides a low noise delay circuit includes a delay circuit and a feedback control circuit, the delay circuit including MP1, MN1, R1, C1 and resistance capacitance MP2 and MN2 tube inverter, gate of the MP1, the source of MP2 is connected with a power supply, MN1 and MP1 connected to the input end, MN2 source common node pole and MP2 drain connected to the output end and the R1 end is connected to the drain electrode and the other end is connected to the MN1 source, the C1 end of the MP1 grounding, second end connected to the common node of the inverter and R1 and MN1; the feedback control circuit includes MP3 MP4 and MP4, the gate is connected with the output end, the source of MP4 is connected to the drain of the MP3, the drain of the MP4 connected to the C1 end of the second, the gate of the MP3 is connected with the input end connected to the power source. The low noise delay circuit provided by the embodiment of the invention can improve the anti-interference capability of the delay circuit.

【技术实现步骤摘要】
一种低噪声延迟电路
本专利技术涉及电子领域，具体涉及一种低噪声延迟电路。
技术介绍
在芯片设计中经常会用到延迟单元，有些延迟单元，使用电容电阻形成信号的延迟，该种延迟电路容易受到噪声干扰导致延迟单元输出异常。图1是为现有技术的延迟单元的电路原理图，其中，IN为数字信号输入端，OUT为延迟数字信号输出端，当输入端IN的信号电平从高变低时，NMOS管丽I截止，PMOS晶体管MPl开启，电源VDD通过限流电阻Rl向充电电容Cl充电，其波形可参见图2，当节点nodel电压上升到超过由MN2，MP2组成的反相器翻转电平时，输出端OUT电平翻转从高变低，从而获得IN信号下降沿到OUT信号下降沿之间的延迟。该种延迟电路的缺点在于如果nodel在反相器翻转电平附近受到干扰，例如，接地端出现较大噪声，则会导致OUT信号出现多次翻转，很有可能造成后续电路工作异常，状态可参见图3.
技术实现思路
本专利技术的目的是提供一种低噪声延迟电路，以避免接地端噪声对输出端输出信号的噪声影响。为实现上述目的，本专利技术实施例提供了 一种低噪声延迟电路，其包括延迟电路和反馈控制电路，所述延迟电路包括第一 PMOS晶体管、第一 NMOS晶体管、电阻、充电电容以及第二PMOS晶体管和第二 NMOS晶体管组成的反相器，所述第一、第二 PMOS管的源极连接电源、所述第一 NMOS晶体管和第一 PMOS管的栅极连接输入端、所述第二 NMOS晶体管的源极和第二PMOS晶体管的漏极的公共节点连接输出端，所述电阻一端连接在所述第一 PMOS晶体管的漏极、另一端连接在所述第一 NMOS晶体管的源极、所述充电电容第一端接地，第二端连接在所述反相器和所述电阻和所述第一 NMOS晶体管的公共节点；所述反馈控制电路包括第三MPOS晶体管和第四PMOS晶体管，所述第四PMOS晶体管的栅极连接所述输出端，所述第四PMOS晶体管的源极连接在所述第三PMOS晶体管的漏极，所述第四PMOS晶体管的漏极连接在所述充电电容的第二端，所述第三PMOS晶体管的栅极连接所述输入端，所述第三PMOS晶体管的源极连接所述电源。依照本专利技术实施例提供的低噪声延迟电路，所述输入端的输入信号从高变低时，所述第一 NMOS晶体管截止，所述第一 PMOS晶体管导通，所述充电电容储存电能，当所述充电电容两端的电压达到所述反相器的翻转电平时，所述第二 NMOS晶体管导通，以使得所述输出端电压降低，所述第四PMOS晶体管导通，所述第三PMOS晶体管导通，以提高所述充电电容的第二端的电压。采用本专利技术实施例提供的低噪声延迟电路，将输出端引出的信号接入反馈控制电路中，当输出端的电压从高变低时，使反馈控制电路中的晶体管导通，从而迅速拉高充电电 容的电压，以避免外部因素对电容电压的影响，从而提高延迟电路的抗干扰能力。【附图说明】为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1是现有技术延迟电路的原理图；图2是图1所示的延迟电路的理想状态信号状态图；图3是图1所示的延迟电路受干扰状态的参考图；图4是本专利技术实施例提供的延迟电路的原理图；图5是图4所示的延迟电路的信号状态图。【具体实施方式】下面通过附图和实施例，对本专利技术的技术方案做进一步的详细描述。如图4所示，本专利技术实施例提供的一种低噪声延迟电路，包括延迟电路和反馈控制电路，所述延迟电路包括第一 PMOS晶体管MP3、第一 NMOS晶体管丽1、电阻R1、充电电容Cl以及第二 PMOS晶体管MP2和第二 NMOS晶体管丽2组成的反相器，所述MP1、MP2的源极连接电源VDD、所述第一 NMOS晶体管MNl和第一 PMOS管MPl的栅极连接输入端IN、所述第二 NMOS晶体管丽2的源极和第二 PMOS晶体管MP2的漏极的公共节点连接输出端0UT，所述电阻Rl —端连接在所述第一 PMOS晶体管MPl的漏极、另一端连接在所述第一 NMOS晶体管MNl的源极、所述充电电容Cl第一端接地，第二端连接在所述反相器和所述电阻Rl和所述第一 NMOS晶体管丽I的公共节点nodel ；所述反馈控制电路包括第三MPOS晶体管MP3和第四PMOS晶体管MP4，所述第四PMOS晶体管MP4的栅极连接所述输出端0UT，所述第四PMOS晶体管MP4的源极连接在所述第三PMOS晶体管MP3的漏极，所述第四PMOS晶体管MP4的漏极连接在所述充电电容Cl的第二端，所述第三PMOS晶体管MP3的栅极连接所述输入端IN，所述第三PMOS晶体管mp3的源极连接所述电源VDD。所述输入端IN的输入信号从高变低时，所述第一 NMOS晶体管MNl截止，所述第一PMOS晶体管MPl导通，所述充电电容Cl储存电能，当所述充电电容Cl两端的电压达到所述反相器的翻转电平时，所述第二 NMOS晶体管MP2导通，以使得所述输出端OUT电压降低，所述第四PMOS晶体管导通MP4，所述第三PMOS晶体管MP3导通，从而使得Cl第二端的电压迅速提高，降低外部信号对延迟电路的干扰，其信号状态图，可参考图5。采用本专利技术实施例提供的延迟电路，，从延迟信号输出通路上取反馈信号，使其在延迟完成后立即开启额外通路，加速延迟电容的充放电进程，使电容电压尽快远离后级信号放大电路的翻转电平，从而提高延迟单元抗干扰能力。以上所述的【具体实施方式】，对本专利技术的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本专利技术的【具体实施方式】而已，并不用于限定本专利技术的保护范围，凡在本专利技术的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本专利技术的保护范围之内。本文档来自技高网...

【技术保护点】
一种低噪声延迟电路，其特征在于，包括延迟电路和反馈控制电路，所述延迟电路包括第一PMOS晶体管、第一NMOS晶体管、电阻、充电电容以及第二PMOS晶体管和第二NMOS晶体管组成的反相器，所述第一、第二PMOS管的源极连接电源、所述第一NMOS晶体管和第一PMOS管的栅极连接输入端、所述第二NMOS晶体管的源极和第二PMOS晶体管的漏极的公共节点连接输出端，所述电阻一端连接在所述第一PMOS晶体管的漏极、另一端连接在所述第一NMOS晶体管的源极、所述充电电容第一端接地，第二端连接在所述反相器和所述电阻和所述第一NMOS晶体管的公共节点；所述反馈控制电路包括第三MPOS晶体管和第四PMOS晶体管，所述第四PMOS晶体管的栅极连接所述输出端，所述第四PMOS晶体管的源极连接在所述第三PMOS晶体管的漏极，所述第四PMOS晶体管的漏极连接在所述充电电容的第二端，所述第三PMOS晶体管的栅极连接所述输入端，所述第三PMOS晶体管的源极连接所述电源。

【技术特征摘要】
1.一种低噪声延迟电路，其特征在于，包括延迟电路和反馈控制电路， 所述延迟电路包括第一 PMOS晶体管、第一 NMOS晶体管、电阻、充电电容以及第二 PMOS晶体管和第二 NMOS晶体管组成的反相器，所述第一、第二 PMOS管的源极连接电源、所述第一匪OS晶体管和第一 PMOS管的栅极连接输入端、所述第二 NMOS晶体管的源极和第二 PMOS晶体管的漏极的公共节点连接输出端，所述电阻一端连接在所述第一 PMOS晶体管的漏极、另一端连接在所述第一 NMOS晶体管的源极、所述充电电容第一端接地，第二端连接在所述反相器和所述电阻和所述第一 NMOS晶体管的公共节点； 所述反馈控制电路包括第三MPOS晶体管和第四PM...

【专利技术属性】
技术研发人员：尹航，王钊，
申请(专利权)人：无锡中星微电子有限公司，
类型：发明
国别省市：