延迟线电路及其相位内插模块制造技术

本发明专利技术揭示一种延迟线电路及其相位内插模块。在本发明专利技术一实施例中，该相位内插模块包含第一、第二和第三相位内插单元。这些第一、第二和第三相位内插单元中的每一个包含一第一反相器、一第二反相器、一第三反相器、一第一电阻和一第二电阻。该第一电组耦接于该第一反相器的一输出端和该第三反相器的一输入端之间。该第二电阻耦接于该第二反相器的一输出端和该第三反相器的该输入端之间。该第一相位内插单元中的这些第一和第二反相器接收一第一信号，该第三相位内插单元中的这些第一和第二反相器接收一第二信号，而该第二相位内插单元中的这些第一和第二反相器个别接收该第一信号和该第二信号。

【技术实现步骤摘要】
延迟线电路及其相位内插模块
本专利技术涉及一种延迟线电路，涉及一种通过相位内插实施的延迟线电路及其相位内插模块。
技术介绍
延迟线电路在半导体元件中是用来调整输入/输出信号、时钟信号等信号的时钟延迟。具有相位内插电路的延迟线电路为延迟线电路中的其中一个，且已被广泛地用于调整内部时钟信号的时序。模拟相位内插电路使用模拟元件(例如加法器、乘法器、混合器、放大器等)以调整两参考时钟的相位差。由于时间延迟存在于这些模拟元件中，有必要使用延迟补偿元件以调整参考时钟和内插时钟之间的相位。此外，延迟补偿元件中存在不同的时间抖动和变化。这些元件的时间延迟对于输入的资料率、工艺参数和温度的变动很敏感。数字相位内插电路中的数字元件(例如反相器)用以调整两参考时钟的相位差。数字相位内插电路可用简单的电路实施，并可准确地提供信号一明确的相位。因此，数字相位内插电路广泛地使用在各种半导体元件和电路，例如全数字的延迟锁相回路(DLL)电路中。设计良好的数字相位内插电路或混合信号相位内插电路对于高速电路或用来产生时钟信号的电路而言是必要的。图1显示一已知的延迟线电路的方块示意图。参照图1,该延迟线电路400包含多个相位内插单元401至403。该相位内插单元401包含三个反相器4011至4013。反相器4011和4012的输入端接收一第一输入信号SIl,而输出端稱接至反相器4013的一输入端。反相器4013的一输出端输出一第一输出信号S01,其为输入信号SIl的延迟信号。相位内插单元403包含三个反相器4031至4033。反相器4031和4032的输入端接收一第二输入信号SI2,而输出端f禹接至反相器4033的一输入端。反相器4033的一输出端输出一第二输出信号S02，其为输入信号SI2的延迟信号。相位内插单元402包含三个反相器4021至4023。反相器4021和4022的输入端个别接收该第一输入信号SIl和该第二输入信号SI2,而输出端稱接至反相器4023的一输入端。反相器4023的一输出端输出一第三输出信号S03,其建立时间会在输出信号SOl和S02的建立时间之间。反相器4011和4012的大小彼此并不相同，反相器4021和4022的大小彼此并不相同，且反相器4031和4032的大小彼此并不相同，以使输出信号S03的建立时间会是输出信号SOl和S02建立时间的中间值。此外，当输入信号SIl和SI2的相位彼此不相同时，反相器4021和4022之间会产生冲突的电流。
技术实现思路
本专利技术揭不一种相位内插模块。在本专利技术一实施例中，该相位内插模块包含第一、第二和第三相位内插单元。这些第一、第二和第三相位内插单元中的每一个包含一第一反相器、一第二反相器、一第三反相器、一第一电阻和一第二电阻。该第一电组稱接于该第一反相器的一输出端和该第三反相器的一输入端之间。该第二电阻稱接于该第二反相器的一输出端和该第三反相器的该输入端之间。该第一相位内插单兀中的这些第一和第二反相器接收一第一信号，该第三相位内插单元中的这些第一和第二反相器接收一第二信号，而该第二相位内插单元中的这些第一和第二反相器个别接收该第一信号和该第二信号。本专利技术另揭示一种延迟线电路。在本专利技术一实施例中，该延迟线电路包含一第一相位内插模块，其包含第一、第二和第三相位内插单元。这些第一、第二和第三相位内插单兀中的每一个包含一第一反相器、一第二反相器、一第三反相器、一第一电阻和一第二电阻。该第一电组稱接于该第一反相器的一输出端和该第三反相器的一输入端之间。该第二电阻I禹接于该第二反相器的一输出端和该第三反相器的该输入端之间。该第一相位内插单元中的这些第一和第二反相器接收一第一信号，该第三相位内插单元中的这些第一和第二反相器接收一第二信号，该第二相位内插单元中的这些第一和第二反相器个别接收该第一信号和该第二信号，该第一相位内插单元中的该第三反相器输出一第三信号，该第三相位内插单兀中的该第三反相器输出一第五信号，而该第二相位内插单兀中的该第三反相器输出一第四信号。上文已经概略地叙述本专利技术的技术特征，从而使下文的详细描述得以获得较佳了解。构成本专利技术的权利要求书标的其它技术特征将描述于下文。本专利技术所属领域技术人员应可了解，下文揭示的概念与特定实施例可作为基础而相当轻易地予以修改或设计其它结构或工艺而实现与本专利技术相同的目的。本专利技术所属领域技术人员亦应可了解，这类等效的建构并无法脱离所附的权利要求书要求保护的范围所提出的本专利技术的精神和范围。【附图说明】图1显示一已知的延迟线电路的方块示意图；图2显示根据本专利技术的一实施例的相位内插模块的方块示意图；图3显示根据本专利技术的一实施例的输入信号及内插信号的波形图； 图4显示根据本专利技术的一实施例的延迟线电路的方块示意图；图5显示根据本专利技术的一实施例的该延迟线电路的输入信号及内插信号的波形图；以及图6显示根据本专利技术的一实施例的该延迟线电路的电路布局的示意图。【主要元件符号说明】400延迟线电路401~403相位内插单元4011 ~4033反相器1100,1200,相位内插模块13001110~1130相位内插单元1210~1250相位内插单元1310~1390相位内插单元1112~1116，反相器I122~I126，1132~11361118~1119，电阻I128~I129,1138~11393000延迟线电路4000电路布局【具体实施方式】以下说明本专利技术用以实施延迟线电路的相位内插单元。该延迟线电路包含至少一相位内插单元，且这些相位内插单元形成至少一相位内插模块。图2显示根据本专利技术的一实施例的相位内插模块1100的方块示意图。参照图2，该相位内插模块1100包含三个相同的相位内插单元1110至1130。该相位内插单元1110包含三个反相器1112，1114，1116和两个电阻1118，1119。反相器1112和1114的输出端个别连接至电阻1118和1119的一端，而反相器1116的输入端耦接至电阻1118和1119的另一端。该相位内插单元1120包含三个反相器1122，1124，1126和两个电阻1128，1129。反相器1122和1124的输出端个别连接至电阻1128和1129的一端，而反相器1126的输入端耦接至电阻1128和1129的另一端。该相位内插单元1130包含三个反相器1132，1134，1136和两个电阻1138，1139。反相器1132和1134的输出端个别连接至电阻1138和1139的一端，而反相器1136的输入端耦接至电阻1138和1139的另一端。这些反相器1112和1114接收输入信号S11,并输出反相的输入信号。这些反相的信号经过电阻1118和1119以在反相器1116的输入端形成一组合信号In。该反相器1116接收从这些反相的信号所迭置的该组合信号I11后，产生内插信号S21，其为信号S11的一延迟信号。这些反相器1132和1134接收输入信号S12,并输出反相的输入信号。这些反相的信号经过电阻1138和1139以在反相器1136的输入端形成一组合信号122。该反相器1136接收从这些反相的信号所迭置的该组合信号I22后，产生内插信号S23，其为信号S12的一延迟信号。这些反相器1122和1124个别接收输入本文档来自技高网...

【技术保护点】
一种相位内插模块，包含：第一、第二和第三相位内插单元，这些第一、第二和第三相位内插单元中的每一个包含：一第一反相器；一第二反相器；一第三反相器；一第一电阻，耦接于该第一反相器的一输出端和该第三反相器的一输入端之间；以及一第二电阻，耦接于该第二反相器的一输出端和该第三反相器的该输入端之间；其中，该第一相位内插单元中的这些第一和第二反相器接收一第一信号，该第三相位内插单元中的这些第一和第二反相器接收一第二信号，而该第二相位内插单元中的这些第一和第二反相器个别接收该第一信号和该第二信号。

【技术特征摘要】
1.一种相位内插模块，包含: 第一、第二和第三相位内插单元，这些第一、第二和第三相位内插单元中的每一个包含: 一第一反相器; 一第二反相器； 一第三反相器； 一第一电阻，I禹接于该第一反相器的一输出端和该第三反相器的一输入端之间；以及 一第二电阻，稱接于该第二反相器的一输出端和该第三反相器的该输入端之间； 其中，该第一相位内插单元中的这些第一和第二反相器接收一第一信号，该第三相位内插单元中的这些第一和第二反相器接收一第二信号，而该第二相位内插单元中的这些第一和第二反相器个别接收该第一信号和该第二信号。2.如权利要求1所述的相位内插模块，其中这些第一和第二反相器具有相同的尺寸。3.如权利要求1所述的相位内插模块，其中这些第一和第二电阻具有相同的阻值。4.一种延迟线电路， 包含: 一第一相位内插模块，包含第一、第二和第三相位内插单兀，这些第一、第二和第三相位内插单元中的每一个包含: 一第一反相器; 一第二反相器； 一第三反相器； 一第一电阻，I禹接于该第一反相器的一输出端和该第三反相器的一输入端之间；以及 一第二电阻，稱接于该第二反相器的一输出端和该第三反相器的该输入端之间； 其中，该第一相位内插单元中的这些第一和第二反相器接收一第一信号，该第三相位内插单元中的这些第一和第二反相器接收一第二信号，该第二相位内插单元中的这些第一和第二反相器个别接收该第一信号和该第二信号，该第一相位内插单元中的该第三反相器输出一第三信号，该第三相位内插单兀中的该第三反相器输出一第五信号，而该第二相位内插单元中的该第三反相器输出一第四信号。5.如权利要求4所述的延迟线电路，其中这些第一和第二反相器具有相同的尺寸。6.如权利要求4所述的延迟线电路，其中这些第一和第二信号之间的时间差等于这些第二和第五彳目号之间的时间差。7.如权利要求4所述的延迟线电路，其中该第四信号的建立时间在这些第三和第五信号的建立时间之间。8.如权利要求7所述的延迟线电路，其中该第四信号建立的时间是这些第三和第五信号的建立时间的中间值。9.如权利要求4所述的延迟线电路，其中这些第一和第二电阻具有相同的阻值。10.如权利要求4所述的延迟线电路，还包含: 一第二相位内插模块，包含第四、第五、第六、第七和第八相位内插单元，这些第四至第八相位内插单元中...

【专利技术属性】
技术研发人员：许人寿，
申请(专利权)人：晶豪科技股份有限公司，
类型：发明
国别省市：