半导体器件及其制造方法技术

本申请涉及半导体器件及其制造方法。半导体器件的可靠性得到提高。制造半导体器件的方法具有在导线键合步骤之前执行等离子体处理的步骤，并且在等离子体处理步骤之后焊盘的表面粗糙度等于或小于3.3纳米。

Semiconductor devices and manufacturing methods

【技术实现步骤摘要】
半导体器件及其制造方法相关申请的交叉引用这里通过参考并入2018年12月5日提交的日本专利申请No.2018-227953的全部公开内容，包括说明书、附图和摘要。
本专利技术涉及半导体器件及其制造方法，例如，本专利技术涉及具有导线的半导体器件和对于该半导体器件的制造技术有用的技术。
技术介绍
日本专利申请公开No.2000-340596描述了一种在导线键合步骤之前具有等离子体清洁步骤的技术。
技术实现思路
例如，在具有引线的半导体器件中，为了抑制污染物，该污染物是降低连接引线和导线的可靠性的因素，可以在导线键合步骤之前使引线的表面经受等离子体处理以清洁引线的表面。然而，本专利技术人最新发现，被执行用于清洁引线表面的等离子体处理对于形成在半导体芯片表面上的导线和焊盘之间的键合强度产生不利影响。因此，需要一种即使在导线键合步骤之前执行等离子体处理也不会降低焊盘与导线之间的键合强度的器件。其他目的和新颖特征从本说明书的描述和附图中将变得显而易见。一个实施例中的半导体器件的制造方法具有在导线键合步骤之前执行等离子体处理的步骤，并且在等离子体处理步骤之后焊盘的表面粗糙度等于或小于3.3。根据一个实施例，可以提高半导体器件的可靠性。附图说明图1是从QFP型半导体器件的上表面看到的平面图。图2是沿着图1中的A-A线截取的截面图。图3示出了半导体芯片的布局配置。图4是示出在半导体芯片中形成集成电路之后制造QFP型半导体器件的工艺流程的流程图。图5是示出导线键合工艺的流程的流程图。图6是示出通过第一键合将焊盘和球彼此键合的状态的示意图。图7A至图7C是示意性地示出当高频功率大时的等离子体处理的图。图8A至图8C是示意性地示出当高频功率小时的等离子体处理的图。图9是示出当改变等离子体处理中的高频功率和放电压力时在焊盘的表面上形成的氧化物膜的相对膜厚度的表。图10是示出当改变等离子体处理中的高频功率和放电压力时在焊盘和球之间的合金化率的图。图11是示出在包括高频功率和处理时间的等离子体条件与焊盘和球之间的合金化率之间的关系的图。图12是示出在包括高频功率和处理时间的等离子体条件与焊盘的表面上形成的氧化物膜的膜厚度之间的关系的图。图13是示出在内部引线和导线之间的抗张强度与等离子体条件之间的关系的图。图14A是施加到球的负荷的分布的示意图。图14B是施加到球的超声波振动的分布的示意图。图15示出了导线键合工艺的键合状态。图16示出了导线键合工艺的键合状态。图17示出了导线键合工艺的键合状态。图18A是施加到球的负荷的分布的示意图。图18B是施加到球的超声波振动的分布的示意图。图19示出了导线键合工艺的键合状态。图20示出了导线键合工艺的键合状态。图21示出了导线键合工艺的键合状态。具体实施方式在下面的实施例中，为了方便起见，将说明书分为多个章节或实施例来执行描述，但是除非特别说明，否则它们不是彼此独立的，并且一个章节或实施例涉及另一章节或实施例的部分或全部的修改示例、细节、补充描述等。在以下实施例中，元素等的数量(包括元素的数量、数值、量值、范围等)不限于特定数量，而是可以不小于或等于特定数量，除非特别指出并在原则上明确限制为特定数量的情况。此外，在以下实施例中，不用说，构成要素(包括要素步骤等)不是必须的，除非特别指定它们的情况和原则上认为它们显然是必要的情况。类似地，在下面的实施例中，当参考部件等的形状、位置关系等时，假定形状等包括基本上近似或相似的形状等，除非具体地指定它们的情况以及原则上认为它们是显而易见的情况等。上述情形也适用于数值和范围。在用于解释实施例的所有附图中，原则上相同的构件由相同的附图标记表示，并且省略对它们的重复描述。注意，为了清楚起见，甚至平面图也可以加阴影线。<半导体器件(QFP)的配置示例>关于半导体器件，存在各种类型的封装结构，例如球栅阵列(BGA)封装和四方扁平封装(QFP)。本实施例中的技术思想可应用于这些封装，并且下面将描述由QFP构成的半导体器件的构造。图1是从上表面观察的由QFP构成的半导体器件SA1的平面图。如图1所示，半导体器件SA1具有矩形形状，并且半导体器件SA1的上表面覆盖有树脂(密封材料)MR。外部引线OL从限定树脂MR的外形的四个侧面向外突出。接下来，将描述半导体器件SA1的内部结构。图2是沿图1的A-A线截取的截面图。如图2所示，芯片安装部分TAB的背表面被树脂MR覆盖。另一方面，半导体芯片CHP安装在芯片安装部分TAB的上表面上，并且芯片安装部分TAB与内部引线IL(引线端子)分离。焊盘PD形成在半导体芯片CHP的主表面上。形成在半导体芯片CHP上的焊盘PD经由导线W与内部引线IL电连接。半导体芯片CHP、导线W和内部引线IL被树脂MR覆盖，并且与内部引线IL集成的外部引线OL(引线端子)从树脂MR突出。从树脂MR突出的外部引线OL被模制成鸥翼形，并且在外部引线OL的表面上形成镀膜PF。芯片安装部分TAB、内部引线IL和外部引线OL例如由铜材料或42合金(其是铁和镍的合金)形成，并且导线W例如由包含金作为主要成分的材料形成。半导体芯片CHP由例如硅或诸如GaAs的化合物半导体形成，并且在半导体芯片CHP上形成诸如MOSFET的多个半导体元件。经由层间绝缘膜在半导体元件上方形成多层导线，并且在多层导线的最上层上形成与多层导线连接的焊盘PD。因此，形成在半导体芯片CHP上的半导体元件经由多层导线与焊盘PD电连接。即，由形成在半导体芯片CHP上的半导体元件和多层导线形成集成电路，并且焊盘PD用作用于连接集成电路和半导体芯片CHP的外部的端子。焊盘PD由例如包含铝作为主要成分的材料制成。焊盘PD通过导线W连接到内部引线IL，并且连接到与内部引线IL一体形成的外部引线OL。由此可知，形成在半导体芯片CHP中的集成电路可以通过“焊盘PD→导线W→内部引线IL→外部引线OL→外部连接器件”的方式与半导体器件SA1的外部电连接。即，通过从形成在半导体器件SA1上的外部引线OL输入电信号，可以控制形成在半导体芯片CHP上的集成电路。还应理解，可以将来自集成电路的输出信号从外部引线OL引到外部。接下来，图3是示出半导体芯片CHP的布局配置的图。在图3中，半导体芯片CHP具有例如矩形形状，并且多个焊盘PD沿着半导体芯片CHP的边缘布置。在多个焊盘PD的每一个焊盘中，尽管在图3中未示出，但是焊盘PD的大部分表面在设置在表面保护膜中的开口处从表面保护膜暴露，而焊盘PD的端部被表面保护膜覆盖。<制造半导体器件(QFP)的方法>如上所述配置由QFP构成的半导体器件SA1，并且下面简单描述其制造方法。图4是示出在半导体芯片上形成集成电路之后制造本文档来自技高网...

【技术保护点】
1.一种制造半导体器件的方法，包括以下步骤：/n(a)对其上具有焊盘的半导体芯片执行等离子体清洁；以及/n(b)在步骤(a)之后，将导线与所述焊盘电连接，/n其中在所述步骤(a)之后，所述焊盘的表面粗糙度等于或小于3.3纳米。/n

【技术特征摘要】
20181205 JP 2018-2279531.一种制造半导体器件的方法，包括以下步骤：
(a)对其上具有焊盘的半导体芯片执行等离子体清洁；以及
(b)在步骤(a)之后，将导线与所述焊盘电连接，
其中在所述步骤(a)之后，所述焊盘的表面粗糙度等于或小于3.3纳米。


2.根据权利要求1所述的方法，其中通过调节所述步骤(a)中的所述等离子体清洁的条件来形成具有所述表面粗糙度的所述焊盘。


3.根据权利要求2所述的方法，其中所述等离子体清洁的所述条件是高频功率。


4.根据权利要求2所述的方法，其中所述等离子体清洁的所述条件是放电压力。


5.根据权利要求2所述的方法，其中所述等离子体清洁的所述条件是处理时间。


6.根据权利要求1所述的方法，
其中所述焊盘以铝为主要成分构成，以及
其中所述导线以金为主要成分构成。


7.根据权利要求1所述的方法，其中所述步骤(b)具有以下步骤(b1)-(b3)：
(b1)在所述导线的末端部分处形成球；
(b2)使得所述球与所述焊盘接触；以及
(b3)对所述球施加负荷和超声波振动。


8.根据权利要求7所述的方法，其中步骤(b3)具有以下步骤(b3-1)至(b3-5)：
(b3-1)对所述球施加第一输出功率的第一超声波振动和第一负荷；
(b3-2)在保持所述第一输出功率的同时增加所述第一负荷；
(b3-3)在增加所述第一负荷的同时，向所述球施加大于所述第一输出功率的第二输出功率的第二超声波振动；
(b3-4)在增加所述第一负荷的同时，将大于所述第一输出功率、且小于所述第二输出功率的第三输出功率的第三超声波振动施加到所述球；以及
(b3-5)在保持所述步骤(b3-4)中增加的所述第一负荷作为第二负荷的同时，进一步对所述球施加所述第三超声波振动。


9.根据权利要求8所述的方法，其中所述步骤(b3-5)的处理时间是所述步骤(b3)中的最长时间。


10.一种制造半导体器件的方法，包括以下步骤：
(a)对其上具有焊盘的半导体芯片执行等离子体清洁；以及
(b)在所述步...

【专利技术属性】
技术研发人员：林辽，赤池康彦，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP