绝缘体上覆硅结构、半导体结构及其制造方法技术

公开用于减少工艺电荷损坏的结构和方法。在一范例中，公开绝缘体上覆硅(SOI)结构。此绝缘体上覆硅结构包含：基底、多晶硅区和蚀刻停止层。此基底包含：操作层、设置在操作层上方的绝缘层以及设置在绝缘层上方的埋层。多晶硅区从埋层的上表面向下延伸且终止于操作层。蚀刻停止层位于基底上。蚀刻停止层接触基底和多晶硅区两者。

Silicon-clad structure, semiconductor structure and manufacturing method of insulator

【技术实现步骤摘要】
绝缘体上覆硅结构、半导体结构及其制造方法
本专利技术实施例涉及半导体制造技术，特别涉及半导体结构及其制造方法。
技术介绍
深沟槽电容器和晶体管可以作为半导体结构或集成电路中的存储器元件。具有深沟槽的晶片，例如具有深沟槽的绝缘体上覆硅(silicon-on-insulator，SOI)晶片容易受到工艺电荷损害，其造成很大的产率损失。基于现有的绝缘体上覆硅晶片结构，接触件(例如金属-半导体接触件)不与基底中的深沟槽(deeptrench，DT)中的多晶硅电性连接。如此一来，工艺电荷不能释放到基底并经由基底释放，并且累积在绝缘体上覆硅基底的埋藏氧化物(buriedoxide)层和p型基底层(或Si层)中。因此，用于处理工艺电荷的现有半导体结构和方法并不完全令人满意。
技术实现思路
根据一些实施例，提供绝缘体上覆硅结构。此绝缘体上覆硅结构包含：基底、多晶硅区以及蚀刻停止层。此基底包含：操作层、设置在操作层上方的绝缘层以及设置在绝缘层上方的埋层。多晶硅区向下延伸穿过埋层和绝缘层且终止于操作层。蚀刻停止层位于基底上。蚀刻停止层接触基底和多晶硅区两者。根据另一些实施例，提供半导体结构。此半导体结构包含：基底；向下延伸至基底中的多晶硅区；位于基底上且接触多晶硅区的蚀刻停止层；以及位于蚀刻停止层上的至少一接触件。根据又另一些实施例，提供半导体结构的制造方法。此方法包含：形成多晶硅区向下延伸至绝缘体上覆硅基底中；在多晶硅区上形成隔离层；蚀刻隔离层以形成开口；以及沉积蚀刻停止层于绝缘体上覆硅基底上且经由所述开口接触多晶硅区。附图说明通过以下的详细描述配合所附附图，可以更加理解本专利技术实施例的内容。需强调的是，许多部件(feature)不一定按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸和几何形状可能被任意地增加或减少。在整个说明书和附图中，相同的参考标号表示相同的部件。图1根据本专利技术实施例中的一些实施例绘示用于减少工艺电荷损害的例示性绝缘体上覆硅结构的剖面示意图。图2根据本专利技术实施例中的一些实施例绘示用于减少工艺电荷损害的另一例示性绝缘体上覆硅结构的剖面示意图。图3A、3B、3C、3D、3E、3F、3G、3H、3I、3J、3K、3L、3M、3N和3O根据本专利技术实施例中的一些实施例绘示各个制造阶段期间的例示性绝缘体上覆硅结构的剖面示意图。图4根据本专利技术实施例中的一些实施例绘示例示性绝缘体上覆硅结构的示意图。图5根据本专利技术实施例中的一些实施例显示流程图，其绘示用于形成半导体结构的例示性方法。图6根据本专利技术实施例中的一些实施例绘示用于减少工艺电荷损害的另一例示性绝缘体上覆硅结构的剖面示意图。图7根据本专利技术实施例中的一些实施例绘示用于减少工艺电荷损害的又一例示性绝缘体上覆硅结构的剖面示意图。附图标记说明：100、200、300、400、600、700～绝缘体上覆硅结构；101、201、301～操作层；102、202、302～绝缘层；103、203、303～埋层；110、210、310～多晶硅区；120、220～隔离层；130、230～蚀刻停止层；140、340～第一介电层；150、350～第二介电层；160、360～第三介电层；170、404～接触件；180、281、282～工艺电荷；190、291、292～路径；240、250、260～介电层；271、371～第一接触件；272、372、672～第二接触件；306～浅沟槽；307～深沟槽；320～浅沟槽隔离；325、403～开口；330～接触蚀刻停止层；361～第一开口；362～第二开口；380～金属层；401～深沟槽多晶硅；410、420、450～宽度；431～左边缘宽度；432～右边缘宽度；440、460～边缘宽度；500～方法；502、504、506、508、510、512、514、516～操作。具体实施方式以下内容描述各种例示性实施例，用于实施标的的不同部件。组件和配置的具体范例描述如下，以简化本专利技术实施例。当然，这些仅仅是范例，并非用以限定本专利技术实施例。举例来说，叙述中提及第一部件形成于第二部件上或上方，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。此外，本专利技术实施例在不同范例中可重复使用参考数字及/或字母，此重复是为了简化和清楚之目的，并非代表所讨论的不同实施例及/或组态之间有特定的关系。此外，本文可能使用空间相对用语，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」及类似的用词，这些空间相对用语是为了便于描述如图所示的一个(些)元件或部件与另一个(些)元件或部件之间的关系。这些空间相对用语包含使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则在此所使用的空间相对形容词也将依转向后的方位来解释。除非另有明确说明，例如「附接」、「附加」、「连接」和「互连」的用语指的是结构经由中间结构直接或间接地彼此固定或附接的关系，以及可移动的或刚性的附接或关系。除非另有定义，否则在此使用的所有用语(包含技术和科学用语)具有与本领域普通技术人员通常所理解的相同含义。还将理解的是，除非在此明确定义，用语(例如在常用词典中定义的用语)应被解释为与它们在相关领域和本专利技术实施例的背景下的含义一致，并且将不以理想化或过于正式的方式进行解释。现在将详细参照本专利技术实施例，在所附附图中绘示本专利技术实施例的范例。在附图和说明书中尽可能使用相同的参考数字指示相同或相似的部件。为了降低晶片的工艺电荷损伤，本专利技术实施例提供了各种实施例，其具有接触蚀刻停止层(contactetchstoplayer，CESL)形成于晶片的基底中的深沟槽多晶硅上且接触深沟槽多晶硅。接触蚀刻停止层将晶片的金属接触件与深沟槽多晶硅电性连接。如此一来，工艺电荷可以经由接触件、接触蚀刻停止层和深沟槽多晶硅释放到基底中及/或经由基底的操作硅层释放出基底。在一实施例中，蚀刻在深沟槽多晶硅上方的浅沟槽隔离(shallowtrenchisolation，STI)以在晶片的芯片区(或核心电路区)中形成开口，以允许接触蚀刻停止层直接接触深沟槽多晶硅。这种结构使工艺电荷可以经由接触蚀刻停止层和深沟槽多晶硅释放到基底(或绝缘体上覆硅基底的操作层(handlelayer))中。在晶片的密封环区中，可以增加额外的接触件以落在深沟槽多晶硅正上方和接触蚀刻停止层上。在这种情况下，会形成较短的接触蚀刻停止层路径，以将工艺电荷经由增加的接触件、接触蚀刻停止层和深沟槽多晶硅更容易地释放到基底。在一实施例中，通本文档来自技高网...

【技术保护点】
1.一种绝缘体上覆硅结构，包括：/n一基底，包括：/n一操作层，/n一绝缘层，设置在该操作层上方，以及/n一埋层，设置在该绝缘层上方；/n一多晶硅区，向下延伸穿过该埋层和该绝缘层且终止于该操作层；以及/n一蚀刻停止层，位于该基底上，其中该蚀刻停止层接触该基底和该多晶硅区两者。/n

【技术特征摘要】
20181130 US 62/773,695;20191106 US 16/675,7021.一种绝缘体上覆硅结构，包括：
一基底，包括：
一操作层，
一绝缘层，设置在该操作层上方，以及
一埋层，设置在该绝缘层上方；
一多晶硅区，向下延伸穿过该埋层和该绝缘层且终止于该操作层；以及
一蚀刻停止层，位于该基底上，其中该蚀刻停止层接触该基底和该多晶硅区两者。


2.如权利要求1所述的绝缘体上覆硅结构，还包括：
一额外接触件，位于该多晶硅区正上方且位于该蚀刻停止层上。


3.如权利要求2所述的绝缘体上覆硅结构，其中：
该多晶硅区位于一晶片的一密封环区。


4.一种半导体结构，包括：
一基底；
一多晶硅区，向下延伸至该基底中；
一蚀刻停止层，位于该基底上且接触该多晶硅区；以及
至少一接触件，位于该蚀刻停止层上。


5.如权利要求4所述的半导体结构，还包括：
一隔离层，位于该多...

【专利技术属性】
技术研发人员：陈冠荣，王证鈜，林俊铭，李宗霖，林炫政，江文智，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71