集成电路结构及其制造方法技术

本公开涉及集成电路结构及其制造方法。一种集成电路结构包括：体半导体区域；第一半导体条带，在体半导体区域上方并连接到体半导体区域；以及电介质层，其中包括氧化硅。在氧化硅中掺杂碳原子。电介质层包括：水平部分，在体半导体区域的顶表面上方并与体半导体区域的顶表面接触；以及垂直部分，连接到水平部分的一端。垂直部分与第一半导体条带的下部的侧壁接触。第一半导体条带的顶部突出高于垂直部分的顶表面以形成半导体鳍。水平部分和垂直部分具有相同的厚度。栅极堆叠在半导体鳍的侧壁和顶表面上延伸。

Integrated circuit structure and manufacturing method

【技术实现步骤摘要】
集成电路结构及其制造方法
本公开涉及集成电路结构及其制造方法。
技术介绍
随着集成电路的不断缩小以及对集成电路速度的越来越高的要求，晶体管需要具有更高的驱动电流以及越来越小的尺寸。由此开发出鳍式场效应晶体管(FinFET)。FinFET包括在衬底上方的垂直半导体鳍。半导体鳍用于形成源极区域和漏极区域，并在源极区域和漏极区域之间形成沟道区域。形成浅沟槽隔离(STI)区域以限定半导体鳍。FinFET还包括栅极堆叠，其被形成在半导体鳍的侧壁和顶表面上。在STI区域和相应的FinFET的形成中，首先形成STI区域，并然后进行凹陷以形成半导体鳍，基于其形成FinFET。STI区域的形成可包括形成隔离衬垫(liner)，并然后使用可流动化学气相沉积在隔离衬垫上方形成氧化物区域。
技术实现思路
根据本公开的一个实施例，提供了一种集成电路结构，包括：体半导体区域；第一半导体条带，在所述体半导体区域上方并连接到所述体半导体区域；电介质层，包括氧化硅，其中，在所述氧化硅中掺杂碳原子，并且其中，所述电介质层包括：水平部分，在所述体半导体区域的顶表面上方并与所述体半导体区域的顶表面接触；以及垂直部分，连接到所述水平部分的一端，其中，所述垂直部分与所述第一半导体条带的下部的侧壁接触，其中，所述第一半导体条带的顶部突出高于所述垂直部分的顶表面以形成半导体鳍，并且所述水平部分和所述垂直部分具有相同的厚度；以及栅极堆叠，在所述半导体鳍的侧壁和顶表面上延伸。根据本公开的另一实施例，提供了一种集成电路结构，包括：体半导体衬底；以及隔离区域，位于所述体半导体衬底上方并与所述体半导体衬底接触，其中，所述隔离区域包括：电介质衬垫，包括氧化硅，其中，在所述氧化硅中掺杂碳原子；以及电介质区域，填充所述电介质衬垫的相对的垂直部分之间的区域，其中，所述电介质区域包括氧化硅，并且其中没有碳。根据本公开的又一实施例，提供了一种用于制造集成电路结构的方法，包括：蚀刻半导体衬底以形成沟槽；通过原子层沉积(ALD)循环形成第一电介质层，其中，所述第一电介质层延伸到所述沟槽中，并且其中，所述ALD循环包括：将六氯乙硅烷(HCD)脉冲到所述半导体衬底；清除所述HCD；在清除所述HCD之后，将三乙胺脉冲到所述半导体衬底；以及清除所述三乙胺；对所述第一电介质层执行退火工艺；以及对所述第一电介质层执行平坦化工艺，其中，经退火的第一电介质层的剩余部分形成隔离区域的一部分。附图说明在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。图1、2、3A、3B、4、5A、5B、6A、6B、6C、7-12、13A、13B和13C是根据一些实施例的浅沟槽隔离(STI)区域和鳍式场效应晶体管(FinFET)的形成中的中间阶段的透视图和截面图。图14示出了根据一些实施例的SiNOC膜的形成中的原子层沉积(ALD)循环。图15示出了根据一些实施例的由多个ALD循环形成的中间结构。图16示出了根据一些实施例的在执行低温湿法退火工艺和高温湿法退火工艺之后的示意性结构。图17示出了根据一些实施例的干法退火工艺之后的氧化硅的示意性化学结构。图18和图19分别示出了根据一些实施例的六氯乙硅烷(HCD)的化学结构和三乙胺的符号。图20至图22是根据一些实施例的STI区域和FinFET的形成中的中间阶段的透视图。图23至图26是根据一些实施例的STI区域和FinFET的形成中的中间阶段的透视图。图27至图29示出了根据一些实施例的一些实验结果。图30示出了根据一些实施例的用于形成STI区域和FinFET的工艺流程。具体实施方式下面的公开内容提供了用于实现本专利技术的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括其中以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括其中可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。提供了浅沟槽隔离(STI)区域、鳍式场效应晶体管(FinFET)及其形成方法。根据一些实施例示出了STI区域和FinFET的形成中的中间阶段。讨论了一些实施例的一些变型。在各种视图和说明性实施例中，相同的附图标记用于表示相同的元件。根据本公开的一些实施例，形成STI区域包括形成SiOCN膜(其可以是SiOCNH膜)，并然后执行退火工艺以将SiOCN膜转换为氧化硅层。SiOCN膜和所得的氧化硅层具有良好的抗氧化性，并且可以保护STI区域之间的半导体条带不被氧化。所讨论的实施例的概念还可以应用于其他结构的结构和处理，包括但不限于其中填充氧化硅的任何其他间隙填充工艺，以及其中可以形成氧化硅层的任何其他工艺。本文讨论的实施例是为了提供能够制作或使用本公开的主题的示例，并且本领域普通技术人员将容易理解在保持在不同实施例的预期范围内的情况下可以进行的修改。下面的附图中的相同的参考标号和字符表示相同的组件。尽管可以将方法实施例讨论为以特定顺序执行，但是可以以任何逻辑顺序执行其他方法实施例。图1、2、3A、3B、4、5A、5B、6A、6B、6C、7-12、13A、13B和13C示出了根据本公开一些实施例的STI区域和FinFET的部件的形成中的中间阶段的透视图和截面图。相应的工艺还示意性地反映在图30中所示的工艺流程200中。图1示出了初始结构的透视图。初始结构包括晶圆10，其包括衬底20。衬底20还可以包括衬底(部分)20-1。衬底20-1可以是半导体衬底，其可以是硅衬底、硅锗衬底、或由其他半导体材料形成的衬底。衬底20-1也可以是体衬底或绝缘体上半导体衬底。根据本公开的一些实施例，所示区域是p型器件区域，其中将形成诸如p型鳍式场效应晶体管(FinFET)之类的p型晶体管。可以在衬底20-1的顶部上外延生长外延半导体层20-2。相应的工艺在图30中所示的工艺流程200中被示为工艺202。在整个说明书中，外延半导体层20-2和衬底20-1被统称为衬底20。外延半导体层20-2可以由硅锗(SiGe)或锗(其中不含硅)形成本文档来自技高网...

【技术保护点】
1.一种集成电路结构，包括：/n体半导体区域；/n第一半导体条带，在所述体半导体区域上方并连接到所述体半导体区域；/n电介质层，包括氧化硅，其中，在所述氧化硅中掺杂碳原子，并且其中，所述电介质层包括：/n水平部分，在所述体半导体区域的顶表面上方并与所述体半导体区域的顶表面接触；以及/n垂直部分，连接到所述水平部分的一端，其中，所述垂直部分与所述第一半导体条带的下部的侧壁接触，其中，所述第一半导体条带的顶部突出高于所述垂直部分的顶表面以形成半导体鳍，并且所述水平部分和所述垂直部分具有相同的厚度；以及/n栅极堆叠，在所述半导体鳍的侧壁和顶表面上延伸。/n

【技术特征摘要】
20181121 US 62/770,429;20190801 US 16/528,8751.一种集成电路结构，包括：
体半导体区域；
第一半导体条带，在所述体半导体区域上方并连接到所述体半导体区域；
电介质层，包括氧化硅，其中，在所述氧化硅中掺杂碳原子，并且其中，所述电介质层包括：
水平部分，在所述体半导体区域的顶表面上方并与所述体半导体区域的顶表面接触；以及
垂直部分，连接到所述水平部分的一端，其中，所述垂直部分与所述第一半导体条带的下部的侧壁接触，其中，所述第一半导体条带的顶部突出高于所述垂直部分的顶表面以形成半导体鳍，并且所述水平部分和所述垂直部分具有相同的厚度；以及
栅极堆叠，在所述半导体鳍的侧壁和顶表面上延伸。


2.根据权利要求1所述的集成电路结构，其中，所述电介质层中的碳原子百分比低于约1％。


3.根据权利要求1所述的集成电路结构，其中，所述电介质层中还包括氯。


4.根据权利要求1所述的集成电路结构，还包括电介质区域，与所述水平部分重叠并接触所述水平部分，其中，所述电介质区域包括氧化硅，并且其中没有碳。


5.根据权利要求4所述的集成电路结构，其中，所述电介质区域的顶部突出高于所述垂直部分的所述顶表面以形成虚设电介质鳍，并且其中，所述栅极堆叠进一步在所述虚设电介质鳍的侧壁和顶表面上延伸。


6.根据权利要求1所述的集成电路结构，还包括：
第二半导体条带和第三半导体条带，在所述体半导体区域上方并...

【专利技术属性】
技术研发人员：高琬贻，柯忠祁，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71