半导体结构的形成方法技术

本发明专利技术提供了一种半导体结构的形成方法。在去除掩膜叠层时，依次去除掩膜叠层中的上层膜层以暴露出底层薄膜层，并利用干法刻蚀工艺刻蚀底层薄膜层，以提高对底层薄膜层的刻蚀均匀性，改善膜层材料的残留现象。同时，基于干法刻蚀工艺的各向异性刻蚀的特性，还可以缓解沟槽隔离结构被侧向钻蚀的问题。

The formation of semiconductor structure

【技术实现步骤摘要】
半导体结构的形成方法
本专利技术涉及半导体
，特别涉及一种半导体结构的形成方法。
技术介绍
在半导体工艺中，各个半导体器件之间通常是利用沟槽隔离结构(例如浅沟槽隔离结构)进行隔离的。以及，在半导体器件的制备过程中，一般是优先形成沟槽隔离结构，以利用所形成的沟槽隔离结构界定出多个单元区，在后续步骤中即在各个单元区中形成半导体器件。目前，在制备沟槽隔离结构时，通常是在衬底的表面上形成掩膜叠层，以利用掩膜叠层界定出沟槽隔离结构的位置和图形形貌，并在完成沟槽隔离结构的制备过程之后，即可进一步去除所述掩膜叠层，以暴露出衬底的表面。在现有工艺中，通常是利用同一道湿法刻蚀步骤去除所述掩膜叠层。图1为现有技术中在去除掩膜叠层之后的结构示意图，如图1所示，基于现有的掩膜叠层的刻蚀方法，在去除所述掩膜叠层时，常常存在膜层材料无法完全去除的问题。尤其是，针对沟槽隔离结构20凸出于衬底10的顶表面时，在沟槽隔离结构20的侧壁和衬底10的顶表面的拐角处，容易产生膜层材料残留的问题，具体可参考图1的虚线框所标示的类似于鸟嘴形貌。虽然可以通过增加湿法刻蚀的刻蚀时间，以确保掩膜叠层可以完全被去除，然而，增加刻蚀时间将会增加沟槽隔离结构中的绝缘材料层被腐蚀的风险，进而影响沟槽隔离结构的隔离性能。由此可见，针对于掩膜叠层的去除方法需要进一步改进。
技术实现思路
本专利技术的目的在于提供一种半导体结构的形成方法，以解决现有的形成方法中，在去除掩膜叠层时容易产生膜层材料的残留问题，或者过渡刻蚀而导致的沟槽隔离结构被侵蚀的问题。为解决上述技术问题，本专利技术提供一种半导体结构的形成方法，包括：提供一衬底，并在所述衬底中形成有至少一沟槽隔离结构，以及在所述沟槽隔离结构外围的衬底表面上形成有掩膜叠层；去除所述掩膜叠层中的膜层至底层薄膜层，以暴露出所述底层薄膜层；以及，执行干法刻蚀工艺，以去除所述底层薄膜层。可选的，去除所述掩膜叠层中的膜层至底层薄膜层的方法包括：利用湿法刻蚀工艺去除所述掩膜叠层中的至少部分膜层可选的，所述掩膜叠层包括形成在所述衬底上的所述底层薄膜层和形成在所述底层薄膜层上的硬质掩膜层。可选的，所述硬质掩膜层的材质包括氮化硅和/或多晶硅。可选的，在暴露出所述底层薄膜层之后，以及执行干法刻蚀工艺之前，还包括：在所述衬底上形成一遮蔽层，所述遮蔽层覆盖所述沟槽隔离结构，并暴露出所述底层薄膜层；以及，在执行所述干法刻蚀工艺时，以所述遮蔽层为掩膜刻蚀所述底层薄膜层。可选的，所述衬底上具有器件区和逻辑区，所述器件区中形成有所述沟槽隔离结构，以在所述器件区中界定出多个器件单元。可选的，所述遮蔽层还覆盖所述逻辑区。可选的，所述沟槽隔离结构的形成方法包括：以所述掩膜叠层为掩膜刻蚀所述衬底，以形成隔离沟槽，在所述隔离沟槽中填充绝缘材料层，以构成所述沟槽隔离结构；以及，在填充所述绝缘材料层之前，执行氧化工艺，以在所述隔离沟槽的内壁上形成一衬氧化层。可选的，所述底层薄膜层的材质包括氧化硅。可选的，在去除所述底层薄膜层以暴露出所述衬底的表面之后，还包括：在所述衬底的表面上形成隧道氧化层，以构成半导体器件。在本专利技术提供的半导体结构的形成方法中，在去除掩膜叠层时，去除掩膜叠层中的上层膜层并保留底层薄膜层，之后再利用具备各向异性刻蚀性能的干法刻蚀工艺单独对底层薄膜层进行刻蚀，以提高对底层薄膜层的刻蚀精度，实现更为均匀的去除底层薄膜层，避免了在衬底表面上出现膜层材料残留的问题。基于此，即可以为后续制备半导体器件时，提供良好的基底表面，以提高后续所形成的半导体器件的性能。此外，基于干法刻蚀工艺的各向异性刻蚀的特性，还可以有效缓解刻蚀剂侧向钻蚀沟槽隔离结构的侧壁，有利于改善在沟槽隔离结构的绝缘材料层中出现空洞的现象，保障沟槽隔离结构的隔离性能。附图说明图1为现有技术中在去除掩膜叠层之后的结构示意图；图2为本专利技术一实施例中的半导体结构的形成方法的流程示意图；图3a～图3e为本专利技术一实施例中的半导体结构的形成方法在其制备过程中的结构示意图。其中，附图标记如下：10/100-衬底；20/200-沟槽隔离结构；210-隔离沟槽；220-衬氧化层；230-绝缘材料层；300-掩膜叠层；310-底层薄膜层；320-硬质掩膜层；400-遮蔽层。具体实施方式如
技术介绍
所述，现有工艺中在去除掩膜叠层时，当刻蚀时间较短，则容易出现膜层材料刻蚀不尽的问题；反之，当刻蚀时间较长，则又极易导致沟槽隔离结构中的绝缘材料会侵蚀的问题。针对如上所述的技术问题，本申请的专利技术人在经过大量的研究后发现，正是由于湿法刻蚀工艺的各向同性刻蚀的特性，导致位于沟槽隔离结构与衬底表面相互连接的拐角处的膜层材料容易残留；虽然通过增加刻蚀时间可以解决膜层材料残留的问题，但是基于湿法刻蚀的各向同向刻蚀的特性，使得蚀刻剂会进一步侧向侵蚀沟槽隔离结构的绝缘材料，进而会对沟槽隔离结构造成影响。鉴于此，本专利技术提供了一种半导体结构的形成方法，包括：提供一衬底，并在所述衬底中形成有至少一沟槽隔离结构，以及在所述沟槽隔离结构外围的衬底表面上形成有掩膜叠层；去除所述掩膜叠层中的膜层至底层薄膜层，以暴露出所述底层薄膜层；以及，执行干法刻蚀工艺，以去除所述底层薄膜层。即，本专利技术提供的形成方法中，利用不同的刻蚀步骤分别去除掩膜叠层的上层膜层和底层薄膜层。即，可以单独对掩膜叠层的底层薄膜层进行刻蚀，尤其是可以利用干法刻蚀工艺对底层薄膜层进行刻蚀。具体的，在执行干法刻蚀时，刻蚀剂可以垂向刻蚀底层薄膜层，以从高度方向上依次消耗底层薄膜层，提高了对底层薄膜层的刻蚀均匀性，避免了在沟槽隔离结构与衬底表面相互连接的拐角处出现膜层材料残留的问题。同时，还可以有效改善刻蚀剂横向刻蚀沟槽隔离结构的绝缘材料的问题，有利于缓解沟槽隔离结构被侵蚀的现象。以下结合附图和具体实施例对本专利技术提出的半导体结构的形成方法作进一步详细说明。根据下面说明，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。图2为本专利技术一实施例中的半导体结构的形成方法的流程示意图，图3a～图3e为本专利技术一实施例中的半导体结构的形成方法在其制备过程中的结构示意图。在步骤S100中，具体参考图3a所示，提供一衬底100，所述衬底100例如为硅衬底，并在所述衬底100中形成有至少一沟槽隔离结构200，以及在所述沟槽隔离结构200外围的衬底表面上形成有掩膜叠层300。可以认为，所述掩膜叠层300界定出所述沟槽隔离结构200的位置和图形形貌。其中，所述掩膜叠层300相应的包括至少两层由下至上依次堆叠的膜层。本实施例中，所述掩膜叠层300包括形成在衬本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：/n提供一衬底，并在所述衬底中形成有至少一沟槽隔离结构，以及在所述沟槽隔离结构外围的衬底表面上形成有掩膜叠层；/n去除所述掩膜叠层中的膜层至底层薄膜层，以暴露出所述底层薄膜层；以及，/n执行干法刻蚀工艺，以去除所述底层薄膜层。/n

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：
提供一衬底，并在所述衬底中形成有至少一沟槽隔离结构，以及在所述沟槽隔离结构外围的衬底表面上形成有掩膜叠层；
去除所述掩膜叠层中的膜层至底层薄膜层，以暴露出所述底层薄膜层；以及，
执行干法刻蚀工艺，以去除所述底层薄膜层。


2.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述掩膜叠层中的膜层至底层薄膜层的方法包括：
利用湿法刻蚀工艺去除所述掩膜叠层中的至少部分膜层。


3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜叠层包括形成在所述衬底上的所述底层薄膜层和形成在所述底层薄膜层上的硬质掩膜层。


4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述硬质掩膜层的材质包括氮化硅和/或多晶硅。


5.如权利要求1所述的半导体结构的形成方法，其特征在于，在暴露出所述底层薄膜层之后，以及执行干法刻蚀工艺之前，还包括：在所述衬底上形成一遮蔽层，所述遮蔽层覆盖所述沟槽隔离结构，并暴露出所述底层薄膜层；

【专利技术属性】
技术研发人员：朱红波，张燚，
申请(专利权)人：合肥晶合集成电路有限公司，
类型：发明
国别省市：安徽;34