半导体制作工艺制造技术

本发明专利技术公开一种半导体制作工艺，包括以下步骤：提供基底，基底包括主动区，在主动区中的基底上形成栅极，栅极与基底彼此隔离，在基底上形成阻挡层，阻挡层位于主动区中，在阻挡层与栅极之间具有间距，使用阻挡层作为掩模，对基底进行倾斜角离子注入制作工艺，而在栅极两侧的基底中形成口袋掺杂区。通过阻挡层与栅极之间的间距，来调整倾斜角离子注入制作工艺所形成的口袋掺杂区的掺杂浓度。

Semiconductor manufacturing process

【技术实现步骤摘要】
半导体制作工艺
本专利技术涉及一种半导体制作工艺，且特别是涉及一种可用于调整半导体元件的临界电压的半导体制作工艺。
技术介绍
在逻辑产品中，对半导体元件常有不同临界电压(thresholdvoltage，Vt)的应用需求，如增加静态随机存取存储器(staticrandom-accessmemory，SRAM)或其他应用。一般常使用多片通道掺杂用光掩模(channeldopingmask)来对不同半导体元件的通道进行不同浓度的掺杂制作工艺，进而制作出具有不同临界电压的多种半导体元件。然而，由于上述方法会增加光掩模的数量以及制作工艺复杂度，进而造成制造成本增加且制造周期变长。
技术实现思路
本专利技术提供一种半导体制作工艺，其可减少制作工艺所需的光掩模数量，进而可降低制造成本且可缩短制造周期。本专利技术提出一种半导体制作工艺，包括以下步骤。提供基底。基底包括主动(有源)区。在主动区中的基底上形成栅极。栅极与基底彼此隔离。在基底上形成阻挡层。阻挡层位于主动区中。在阻挡层与栅极之间具有间距。使用阻挡层作为掩模，对基底进行倾斜角离子注入制作工艺，而在栅极两侧的基底中形成口袋掺杂区(pocketregion)。通过阻挡层与栅极之间的间距，来调整倾斜角离子注入制作工艺所形成的口袋掺杂区的掺杂浓度。依照本专利技术的一实施例所述，在上述半导体制作工艺中，阻挡层的材料例如是光致抗蚀剂、非晶碳、氮化硅、硼磷硅玻璃(BPSG)或其组合。依照本专利技术的一实施例所述，在上述半导体制作工艺中，阻挡层的上视图案的线条可为实线状或虚线状。依照本专利技术的一实施例所述，在上述半导体制作工艺中，阻挡层的高度例如是栅极的高度的10倍以下。依照本专利技术的一实施例所述，在上述半导体制作工艺中，阻挡层的宽度例如是栅极的长度的5倍以下。依照本专利技术的一实施例所述，在上述半导体制作工艺中，阻挡层与栅极之间的间距为栅极的长度的3倍以下。依照本专利技术的一实施例所述，在上述半导体制作工艺中，还包括在基底上形成图案化掩模层。图案化掩模层暴露出主动区。可使用图案化掩模层与阻挡层作为掩模，对基底进行倾斜角离子注入制作工艺，而在栅极两侧的基底中形成口袋掺杂区。依照本专利技术的一实施例所述，在上述半导体制作工艺中，还可包括使用阻挡层作为掩模，对基底进行离子注入制作工艺，而在栅极两侧的基底中形成轻掺杂漏极(lightlydopeddrain，LDD)。依照本专利技术的一实施例所述，在上述半导体制作工艺中，用于形成轻掺杂漏极的离子注入制作工艺的注入角度例如是小于用于形成的口袋掺杂区的倾斜角离子注入制作工艺的注入角度。依照本专利技术的一实施例所述，在上述半导体制作工艺中，还可包括对轻掺杂漏极进行回火制作工艺。基于上述，在本专利技术所提出的半导体制作工艺中，通过阻挡层与栅极之间的间距，来调整倾斜角离子注入制作工艺所形成的口袋掺杂区的掺杂浓度。由此，可利用口袋掺杂区的掺杂浓度来调整半导体元件的临界电压。如此一来，在需要制作出具有不同临界电压的半导体元件时，可利用同一片光掩模形成不同半导体元件的不同临界电压，由此可减少制作工艺所需的光掩模数量，进而可降低制造成本且可缩短制造周期。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。附图说明图1A至图1D为本专利技术一实施例的半导体制作工艺的剖视图；图2A至图2D为图1A的上视图；图3为本专利技术一实施例在形成不同半导体元件的口袋掺杂区的步骤的上视图。符号说明10、20、30：半导体元件100：基底102：隔离结构104：栅极106：介电层108a：阻挡层108b：图案化掩模层110、210、310：口袋掺杂区112：轻掺杂漏极114：间隙壁AA：主动区L：长度HB、HG：高度IP1：倾斜角离子注入制作工艺IP2：离子注入制作工艺S1、S2：间距WB：宽度具体实施方式图1A至图1D为本专利技术一实施例的半导体制作工艺的剖视图。图2A至图2D为图1A的上视图。图3为本专利技术一实施例在形成不同半导体元件的口袋掺杂区的步骤的上视图。请参照图1A、图2A至图2D，提供基底100。基底100可包括主动区AA。主动区AA可在第一方向D1上延伸。举例来说，在基底100中可具有隔离结构102，且可通过隔离结构102在基底100中定义出主动区AA。基底100例如是硅基底等半导体基底。接着，在主动区AA中的基底100上形成栅极104。栅极104的材料例如是掺杂多晶硅等导体材料。栅极104的形成方法例如是先在基底100上形成栅极材料层(未示出)，再通过光刻制作工艺与蚀刻制作工艺对栅极材料层进行图案化。栅极材料层的形成方法例如是化学气相沉积法。此外，栅极104与基底100彼此隔离。举例来说，可在栅极104与基底100之间形成介电层106，以将栅极104与基底100进行隔离。介电层106的材料例如是氧化硅等介电材料。此外，栅极104可在第二方向D2上延伸(图2A至图2D)，且第二方向D2相交于第一方向D1。在本实施例中，第二方向D2是以垂直于第一方向D1为例来进行说明，但本专利技术并不以此为限。在本实施例中，将栅极104的长度L定义为栅极104与主动区AA重叠的部分在第一方向D1上的长度。然后，在基底100上形成阻挡层108a，且还可在基底100上形成图案化掩模层108b。图案化掩模层108b可暴露出主动区AA。阻挡层108a位于主动区AA中。此外，阻挡层108a可沿着第二方向D2延伸至隔离结构102上(图2A至图2D)。阻挡层108a的高度HB例如是栅极104的高度HG的10倍以下，如1倍至10倍。阻挡层108a的宽度WB例如是栅极104的长度L的5倍以下。在阻挡层108a与栅极104之间具有间距S1。阻挡层108a与栅极104之间的间距S1为栅极104的长度L的3倍以下。阻挡层108a与图案化掩模层108b可为单层结构或多层结构。阻挡层108a与图案化掩模层108b的材料例如是光致抗蚀剂、非晶碳、氮化硅、硼磷硅玻璃或其组合。举例来说，阻挡层108a与图案化掩模层108b可以是材料为光致抗蚀剂的单层结构，但本专利技术并不以此为限。阻挡层108a与图案化掩模层108b可通过相同制作工艺所形成，但本专利技术并不以此为限。举例来说，在阻挡层108a与图案化掩模层108b的材料为光致抗蚀剂的情况下，阻挡层108a与图案化掩模层108b可通过进行光刻制作工艺而形成。在阻挡层108a与图案化掩模层108b的材料包括非晶碳、氮化硅、硼磷硅玻璃或其组合的情况下，阻挡层108a与图案化掩模层108b的形成方法可包括以下步骤。首先，通过沉积制作工艺形成掩模层(未示出)。掩模层可为单层结构或多层结构。掩模层的材料可包括非晶碳、氮化硅、硼磷硅玻璃或其组合。接着，通过光刻制作工艺与蚀刻制本文档来自技高网...

【技术保护点】
1.一种半导体制作工艺，包括：/n提供基底，其中所述基底包括主动区；/n在所述主动区中的所述基底上形成栅极，其中所述栅极与所述基底彼此隔离；/n在所述基底上形成阻挡层，其中所述阻挡层位于所述主动区中，且在所述阻挡层与所述栅极之间具有间距；以及/n使用所述阻挡层作为掩模，对所述基底进行倾斜角离子注入制作工艺，而在所述栅极两侧的所述基底中形成口袋掺杂区，其中/n通过所述阻挡层与所述栅极之间的所述间距，来调整所述倾斜角离子注入制作工艺所形成的所述口袋掺杂区的掺杂浓度。/n

【技术特征摘要】
20181128 TW 1071424331.一种半导体制作工艺，包括：
提供基底，其中所述基底包括主动区；
在所述主动区中的所述基底上形成栅极，其中所述栅极与所述基底彼此隔离；
在所述基底上形成阻挡层，其中所述阻挡层位于所述主动区中，且在所述阻挡层与所述栅极之间具有间距；以及
使用所述阻挡层作为掩模，对所述基底进行倾斜角离子注入制作工艺，而在所述栅极两侧的所述基底中形成口袋掺杂区，其中
通过所述阻挡层与所述栅极之间的所述间距，来调整所述倾斜角离子注入制作工艺所形成的所述口袋掺杂区的掺杂浓度。


2.如权利要求1所述的半导体制作工艺，其中所述阻挡层的材料包括光致抗蚀剂、非晶碳、氮化硅、硼磷硅玻璃或其组合。


3.如权利要求1所述的半导体制作工艺，其中所述阻挡层的上视图案的线条包括实线状或虚线状。


4.如权利要求1所述的半导体制作工艺，其中所述阻挡层的高度为所述栅极的高度的10倍以下。


5...

【专利技术属性】
技术研发人员：车行远，姜宏奇，姜文萍，方彦程，
申请(专利权)人：力晶科技股份有限公司，
类型：发明
国别省市：中国台湾;71