半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：提供基底，包括用于形成阱区的第一区域以及用于形成漂移区的第二区域，所述第一区域和第二区域相邻接；图形化所述基底，形成衬底以及凸出于所述衬底的鳍部，所述鳍部包括位于所述第一区域和第二区域交界处的第一鳍部、以及位于所述第二区域的第二鳍部，所述第二鳍部数量大于所述第一鳍部数量。本发明专利技术实施例通过增加所述第二鳍部的数量，相应增加了电流从漏区流向源区的流通路径长度，从而减小电流流通路径上的压降，进而提高LDMOS的击穿电压，以改善LDMOS的器件性能。

Semiconductor structure and its formation method

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
随着半导体芯片的运用越来越广泛，导致半导体芯片受到静电损伤的因素也越来越多。在现有的芯片设计中，常采用静电放电(ESD，ElectrostaticDischarge)保护电路以减少芯片损伤。现有的静电放电保护电路的设计和应用包括：栅接地的N型场效应晶体管(GateGroundedNMOS，简称GGNMOS)保护电路、可控硅(SiliconControlledRectifier，简称SCR)保护电路、横向双扩散场效应晶体管(LateralDoubleDiffusedMOSFET，简称LDMOS)保护电路、双极结型晶体管(BipolarJunctionTransistor，简称BJT)保护电路等。其中，LDMOS由于能承受更高的击穿电压而被广泛运用于ESD保护。随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。平面LDMOS已无法满足技术需求，逐渐开始向具有更高功效的三维立体式的晶体管过渡，如引入鳍式场效应晶体管。
技术实现思路
本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，改善LDMOS的器件性能。为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底，包括用于形成阱区的第一区域以及用于形成漂移区的第二区域，所述第一区域和第二区域相邻接；图形化所述基底，形成衬底以及凸出于所述衬底的鳍部，所述鳍部包括位于所述第一区域和第二区域交界处的第一鳍部、以及位于所述第二区域的第二鳍部，所述第二鳍部数量大于所述第一鳍部数量。相应的，本专利技术实施例还提供一种半导体结构，包括：衬底，包括用于形成阱区的第一区域以及用于形成漂移区的第二区域，所述第一区域和第二区域相邻接；鳍部，凸出于所述衬底，所述鳍部包括位于所述第一区域和第二区域交界处的第一鳍部、以及位于所述第二区域的第二鳍部，所述第二鳍部数量大于所述第一鳍部数量。与现有技术相比，本专利技术实施例的技术方案具有以下优点：本专利技术实施例图形化基底以形成衬底和凸出于所述衬底的鳍部后，使形成于第一区域和第二区域交界处的第二鳍部数量大于形成于第二区域的第一鳍部数量；在LDMOS中，栅极结构通常形成于所述第一区域和第二区域交界处，且覆盖所述第一鳍部的部分顶部以及所述第一鳍部位于所述第二区域一侧的部分侧壁，器件的源区通常形成于栅极结构一侧的第一鳍部内，漏区通常形成于栅极结构另一侧的第二鳍部内，当器件导通时，电流从漏区流出并流向源区，且所述多个第二鳍部均起到分流作用，由于越靠近所述第二区域的边界，该位置处的第二鳍部至第一鳍部的距离就越大，电流流通路径长度相应越长，因此与所述第一鳍部和第二鳍部一一对应的方案相比，本专利技术实施例通过增加所述第二鳍部的数量，以增加部分区域的电流从漏区流向源区的流通路径长度，从而减小电流流通路径上的压降，进而提高LDMOS的击穿电压(BVDS)，以改善LDMOS的器件性能。可选方案中，在与所述鳍部延伸方向相垂直的方向上，所述第二区域包括中心区域以及位于所述中心区域两侧的边缘区域，形成所述第二鳍部的步骤包括：图形化所述第二区域的基底，形成位于所述中心区域的第一衬底和凸出于所述第一衬底的多个中心鳍部、以及位于所述边缘区域的第二衬底和凸出于所述第二衬底的至少一个边缘鳍部，相邻所述中心鳍部之间的区域为第一凹槽，所述边缘区域与相邻所述中心鳍部以及第一衬底之间的区域为第二凹槽，所述第一凹槽深度小于所述第二凹槽深度；与所述边缘区域的第二衬底相比，所述中心区域中第一衬底的体积占比更高，因此形成于所述中心区域的器件散热性能更好，相应增强了漏区所产生热量的散发效果，从而改善了器件的自发热效应(self-heatingeffect)，使得LDMOS的器件性能得到进一步的改善。可选方案中，在与所述鳍部延伸方向相垂直的方向上，所述第二鳍部宽度大于第一鳍部宽度，通过增大所述第二鳍部的宽度，以增大所述第二鳍部和衬底的接触面面积，相应增强了漏区产生的热量向衬底内的散发效果，相应改善了器件的自发热效应，使得LDMOS的器件性能得到进一步的改善。附图说明图1是一种半导体结构的结构示意图；图2至图14是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图；图15至图18是本专利技术半导体结构的形成方法另一实施例中各步骤对应的结构示意图；图19至图25是本专利技术半导体结构的形成方法再一实施例中各步骤对应的结构示意图。具体实施方式目前，在LDMOS中引入了鳍式场效应晶体管后，LDMOS的器件性能依旧较差。现结合一种半导体结构分析其器件性能下降的原因。参考图1，示出了一种半导体结构的结构示意图。所述半导体结构包括：衬底，包括用于形成阱区的第一区域10a以及用于形成漂移区的第二区域10b，所述第一区域10a和第二区域10b相邻接；鳍部(未标示)，凸出于所述衬底10，所述鳍部包括位于所述第一区域10a和第二区域10b交界处的第一鳍部11、以及位于所述第二区域10b的第二鳍部12；栅极结构20，位于所述第一区域10a和第二区域10b的交界处，所述栅极结构20覆盖所述第一鳍部11的部分顶部、以及所述第一鳍部11位于所述第二区域10b一侧的部分侧壁。在LDMOS中，源区通常位于栅极结构20一侧的第一鳍部11内，漏区通常位于栅极结构20另一侧的第二鳍部12内；当器件导通时，电流I从漏区流向源区。随着图形特征尺寸(criticaldimension，CD)的不断缩小，所述第一鳍部11至第二鳍部12的距离不断减小，从而导致电流I的流通路径缩短，该路径上的压降相应增加，进而导致LDMOS的击穿电压下降。为了解决所述技术问题，本专利技术实施例使第二鳍部数量大于第一鳍部数量，由于越靠近第二区域的边界，该位置处的第二鳍部至第一鳍部的距离就越大，电流流通路径长度相应越长，因此与所述第一鳍部和第二鳍部一一对应的方案相比，增加了电流从漏区流向源区的路径长度，从而减小电流流通路径上的压降，进而提高LDMOS的击穿电压，以改善LDMOS的器件性能。为使本专利技术实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。图2至图14是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图。结合参考图2和图3，图2是俯视图，图3是图2分别沿AA1割线和BB1割线的剖视图，提供基底100a，包括用于形成阱区的第一区域I以及用于形成漂移区的第二区域II，所述第一区域I和第二区域II相邻接。所述基底100a用于为后续形成衬底和鳍部提供工艺基础。本实施例中，所述基底100a的材料为硅。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。本实施例中，所述基底用于形成LDMOS，因此，所述形成方法还包括：通过第一掺杂处理本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：/n提供基底，包括用于形成阱区的第一区域以及用于形成漂移区的第二区域，所述第一区域和第二区域相邻接；/n图形化所述基底，形成衬底以及凸出于所述衬底的鳍部，所述鳍部包括位于所述第一区域和第二区域交界处的第一鳍部、以及位于所述第二区域的第二鳍部，所述第二鳍部数量大于所述第一鳍部数量。/n

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括用于形成阱区的第一区域以及用于形成漂移区的第二区域，所述第一区域和第二区域相邻接；
图形化所述基底，形成衬底以及凸出于所述衬底的鳍部，所述鳍部包括位于所述第一区域和第二区域交界处的第一鳍部、以及位于所述第二区域的第二鳍部，所述第二鳍部数量大于所述第一鳍部数量。


2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区域指向第二区域的方向为第一方向，与所述第一方向相垂直的方向为第二方向，所述第二区域沿所述第二方向包括中心区域以及位于所述中心区域两侧的边缘区域；
形成所述第二鳍部的步骤包括：图形化所述第二区域的基底，形成位于所述中心区域的第一衬底和凸出于所述第一衬底的多个中心鳍部、以及位于所述边缘区域的第二衬底和凸出于所述第二衬底的至少一个边缘鳍部；相邻所述中心鳍部之间的区域为第一凹槽，所述边缘鳍部两侧的区域为第二凹槽，所述第一凹槽深度小于所述第二凹槽深度。


3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一凹槽的深度为至所述第二凹槽的深度为至


4.如权利要求1所述的半导体结构的形成方法，其特征在于，在与所述鳍部延伸方向相垂直的方向上，所述第二鳍部宽度大于所述第一鳍部宽度。


5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二鳍部数量为所述第一鳍部数量的1.25倍至3倍。


6.如权利要求2所述的半导体结构的形成方法，其特征在于，在形成所述第一凹槽之后，形成所述第二凹槽；或者，在形成所述第二凹槽之后，形成所述第一凹槽。


7.如权利要求2所述的半导体结构的形成方法，其特征在于，在形成所述第一凹槽之后，形成所述第二凹槽；
形成所述第一凹槽的步骤包括：在所述基底上形成掩膜材料层；在所述掩膜材料层上形成核心层；在所述核心层的侧壁上形成掩膜侧墙；在所述核心层和掩膜侧墙露出的掩膜材料层上形成牺牲层；形成至少覆盖所述边缘区域牺牲层的图形层，所述图形层露出所述中心区域的牺牲层；以所述图形层、核心层和掩膜侧墙为掩膜，依次刻蚀所述牺牲层、掩膜材料层和部分厚度基底，在所述中心区域的基底内形成所述第一凹槽；去除所述图形层、核心层和牺牲层；
形成所述第二凹槽的步骤包括：在所述第一凹槽内形成填充层；以所述掩膜侧墙为掩膜，刻蚀所述掩膜材料层，刻蚀后的剩余掩膜材料层作为鳍部掩膜层；以所述鳍部掩膜层和填充层为掩膜，刻蚀所述基底，在所述边缘区域的基底内形成所述第二凹槽；去除所述填充层；
其中，在形成所述第二凹槽后，相邻所述第一凹槽之间的第一衬底内形成有第三凹槽，所述第三凹槽侧壁和相邻所述中心鳍部侧壁相齐平，且所述第三凹槽底部和第二凹槽底部相齐平。


8.如权利要求2所述的半导体结构的形成方法，其特征在于，在形成所述第二凹槽之后，形成所述第一凹槽；
形成所述第二凹槽的步骤包括：在所述基底上形成掩膜材料层；在所述掩膜材料层上形成核心层；在所述核心层的侧壁上形成掩膜侧墙；在所述核心层和掩膜侧墙露出的掩膜材料层上形成牺牲层；形成所述牺牲层后，形成覆盖所述中心区域的图形层；以所述图形层为掩膜，去除所述边缘区域的核心层和牺牲层；去除所述边缘区域的核心层和牺牲层后，以所述图形层和掩膜侧墙为掩膜，依次刻蚀所述掩膜材料层和部分厚度的基底，在所述边缘区域的基底内形成所述第二凹槽；去除所述图形层、核心层和牺牲层；
形成所述第一凹槽的步骤包括：在所述第二凹槽内形成填充层；以所述掩膜侧墙为掩膜，刻蚀所述掩膜材料层，刻蚀后的剩余掩膜材料层作为鳍部掩膜层；以所述鳍部掩膜层和填充层为掩膜，刻蚀所述基底，在所述中心区域的基底内形成所述第一凹槽；去除所述填充层。


9.如权利要求7或8所述的半导体结构的形成方法，其特征在于，所述填充层的材料为底部抗反射涂层材料、氧化硅、氮化硅或氮氧化硅。


10.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述衬底和鳍部的步骤包括：
图形化所述基底，形成衬底以及凸出于所述衬底的初始鳍部，所述初始鳍部包括位于所述第一区域和第二区域交界处的第一初始鳍部、以及位于所述第二区域的第...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造北京有限公司，中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：北京;11