半导体器件及其形成方法技术

一种方法包括：在衬底上方沉积光子结构，该光子结构包括光子半导体层，在光子结构上方形成导电焊盘，在导电焊盘上方形成硬掩模，其中图案化硬掩模以用硬掩模区域覆盖每个导电焊盘，使用该硬掩模作为蚀刻掩模蚀刻光子结构，以形成从衬底突出的多个台面结构，每个台面结构包括光子结构、接触焊盘和硬掩模区域的部分，在多个台面结构上方沉积第一光刻胶，在第一光刻胶上方沉积第二光刻胶，图案化第二光刻胶以暴露多个台面结构的硬掩模区域，以及蚀刻硬掩模区域以暴露多个台面结构的接触焊盘的部分。本发明专利技术的实施例还涉及半导体器件及其形成方法。

Semiconductor device and its forming method

【技术实现步骤摘要】
半导体器件及其形成方法
本专利技术的实施例涉及半导体器件及其形成方法。
技术介绍
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体行业经历了快速的增长。在大多数情况下，集成密度的提高来自最小部件尺寸的反复减小，这允许将更多组件集成到给定区域中。近年来，光学部件已经在越来越多的应用中与半导体器件集成在一起，特别是由于对手机、平板电脑和其他便携式器件中的相机的需求不断增加。
技术实现思路
本专利技术的实施例提供了一种形成半导体器件的方法，包括：在衬底上方沉积光子结构，所述光子结构包括光子半导体层；在所述光子结构上方形成导电焊盘；在所述导电焊盘上方形成硬掩模，其中，图案化所述硬掩模以用硬掩模区域覆盖每个所述导电焊盘；使用所述硬掩模作为蚀刻掩模蚀刻所述光子结构，以形成从所述衬底突出的多个台面结构，每个所述台面结构包括所述光子结构、接触焊盘和所述硬掩模区域的部分；在所述多个台面结构上方沉积第一光刻胶；在所述第一光刻胶上方沉积第二光刻胶；图案化所述第二光刻胶以暴露所述多个台面结构的所述硬掩模区域；以及蚀刻所述硬掩模区域以暴露所述多个台面结构的所述接触焊盘的部分。本专利技术的另一实施例提供了一种形成半导体器件的方法，包括：在载体衬底上形成多个发光结构，每个所述发光结构包括：第一多个反射层，设置在所述载体衬底上方；发光半导体层，设置在所述第一多个反射层上方；第二多个反射层，设置在所述发光半导体层上方；导电焊盘，设置在所述第二多个反射层上方；和介电层，设置在所述导电焊盘上方；在相邻的发光结构之间的所述载体衬底上方形成第一光刻胶材料；在所述第一光刻胶材料上方和所述多个发光结构上方形成第二光刻胶材料；在所述第二光刻胶材料中图案化开口以暴露每个所述发光结构的所述介电层；在每个所述发光结构的所述介电层中蚀刻凹槽，所述凹槽暴露所述发光结构的所述导电焊盘，其中，所述凹槽具有阶梯侧壁；以及在每个所述发光结构的所述介电层中的所述凹槽中形成接合焊盘，所述接合焊盘在所述发光结构的相应导电焊盘上方和所述凹槽的侧壁上方延伸。本专利技术的另一实施例提供了一种半导体器件，包括：多个发光二极管结构，其中，每个所述发光二极管结构包括：第一多层反射结构；第二多层反射结构；发光二极管层，设置在所述第一多层反射结构和所述第二多层反射结构之间；绝缘层，位于所述第二多层反射结构上方；和接合结构，延伸穿过所述绝缘层并且与所述第二多层反射结构电连接，所述接合结构具有阶梯侧壁；以及互连结构，包括多个接触焊盘，其中，所述多个发光二极管结构中的每个的所述接合结构通过焊料材料电连接到所述互连结构的相应的接触焊盘，其中，所述焊料材料物理接触相应的接合结构的非垂直内侧壁。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1至图5示出了根据一些实施例的用于形成光子结构的工艺的各个截面图。图6A至图6K示出了根据第一实施例的用于在光子结构的台面中形成凹槽的工艺的各种截面图。图7A至图7F示出了根据第二实施例的用于在光子结构的台面中形成凹槽的工艺的各种截面图。图8A至图8F示出了根据第三实施例的用于在光子结构的台面中形成凹槽的工艺的各种截面图。图9A至图9F示出了根据第四实施例的用于在光子结构的台面中形成凹槽的工艺的各种截面图。图10示出了根据一些实施例的用于形成光子结构的工艺的截面图。图11示出了根据一些实施例的用于形成互连结构的工艺的截面图。图12至图20示出了根据一些实施例的用于形成光子器件的工艺的各种截面图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本专利技术。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术在各个示例中可以重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。根据一些实施例，形成诸如发光二极管器件或激光器件的光子器件。该光子器件可以包括第一结构，该第一结构包括从载体衬底突出的多个台面。可以在台面的顶面上方形成硬掩模材料，然后在硬掩模材料中形成的凹槽用于后续的接合焊盘形成。在一些实施例中，通过在第一步骤中沉积第一光刻胶，在第二步骤中在第一光刻胶上方沉积第二光刻胶，然后图案化第二光刻胶，在硬掩模材料中形成凹槽。在一些实施例中，也图案化第一光刻胶。图案化的第二光刻胶可以用作用于在硬掩模材料中蚀刻凹槽的蚀刻掩模。第一光刻胶和第二光刻胶的使用可以允许台面上方的改进的光刻胶图案化，并因此减少由于硬掩模材料中的不适当蚀刻的凹槽而导致缺陷的机会。在一些实施例中，使用部分蚀刻硬掩模材料的多个蚀刻步骤和部分蚀刻第二光刻胶的修整步骤来蚀刻硬掩模材料。以这种方式，可以形成具有不太垂直的侧壁的凹槽，例如具有阶梯状轮廓的侧壁。以这种方式，形成在凹槽上方的接合焊盘可以具有不太垂直的侧壁的形状，这可以允许改善接合期间的焊料接触。图1至图5、图6A至图6J、图7A至图7F、图8A至图8F、图9A至图9F和图10示出了根据一些实施例的形成包括发光二极管的结构的工艺的各种截面图。图1至图5示出了形成初始器件的各个步骤，并且图6A至图6K、图7A至图7F、图8A至图8F和图9A至图9F示出了在图1至图5所示的工艺之后在硬掩模114(参见图5)中形成开口130(参见图5)的四个单独的实施例工艺。图10示出了在图6A至图6J、图7A至图7F、图8A至图8F和图9A至图9F中所示的四个单独的实施例工艺中的任一个之后的接合焊盘116的形成。尽管在形成包括发光二极管的结构的特定上下文中描述了工艺和结构，但是在本专利技术的上下文中还考虑了诸如半导体激光器、光电探测器或其他光子器件的其他结构的形成。在图1中，提供了载体衬底102。载体衬底102可以是半导体衬底，诸如可以被掺杂(例如，以p型或n型掺杂剂掺杂)或未掺杂的块状半导体、绝缘体上半导体(SOI)衬底等。载体衬底102可以是晶圆，诸如硅晶圆或砷化镓(GaAs)晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层提供本文档来自技高网...

【技术保护点】
1.一种形成半导体器件的方法，包括：/n在衬底上方沉积光子结构，所述光子结构包括光子半导体层；/n在所述光子结构上方形成导电焊盘；/n在所述导电焊盘上方形成硬掩模，其中，图案化所述硬掩模以用硬掩模区域覆盖每个所述导电焊盘；/n使用所述硬掩模作为蚀刻掩模蚀刻所述光子结构，以形成从所述衬底突出的多个台面结构，每个所述台面结构包括所述光子结构、接触焊盘和所述硬掩模区域的部分；/n在所述多个台面结构上方沉积第一光刻胶；/n在所述第一光刻胶上方沉积第二光刻胶；/n图案化所述第二光刻胶以暴露所述多个台面结构的所述硬掩模区域；以及/n蚀刻所述硬掩模区域以暴露所述多个台面结构的所述接触焊盘的部分。/n

【技术特征摘要】
20181031 US 62/753,755;20190909 US 16/564,1531.一种形成半导体器件的方法，包括：
在衬底上方沉积光子结构，所述光子结构包括光子半导体层；
在所述光子结构上方形成导电焊盘；
在所述导电焊盘上方形成硬掩模，其中，图案化所述硬掩模以用硬掩模区域覆盖每个所述导电焊盘；
使用所述硬掩模作为蚀刻掩模蚀刻所述光子结构，以形成从所述衬底突出的多个台面结构，每个所述台面结构包括所述光子结构、接触焊盘和所述硬掩模区域的部分；
在所述多个台面结构上方沉积第一光刻胶；
在所述第一光刻胶上方沉积第二光刻胶；
图案化所述第二光刻胶以暴露所述多个台面结构的所述硬掩模区域；以及
蚀刻所述硬掩模区域以暴露所述多个台面结构的所述接触焊盘的部分。


2.根据权利要求1所述的方法，其中，所述第二光刻胶是正性光刻胶。


3.根据权利要求1所述的方法，其中，所述第一光刻胶是与所述第二光刻胶不同类型的光刻胶。


4.根据权利要求1所述的方法，还包括在沉积所述第一光刻胶之后并且在沉积所述第二光刻胶之前，图案化所述第一光刻胶以暴露所述多个台面结构的所述硬掩模区域。


5.根据权利要求1所述的方法，其中，沉积所述光子结构包括：
在所述衬底上方沉积半导体材料的第一掺杂层；
在所述第一掺杂层上方沉积发射半导体区域；以及
在所述发射半导体区域上方沉积所述半导体材料的第二掺杂层。


6.根据权利要求1所述的方法，其中，蚀刻所述硬掩模区域包括：
执行第一干蚀刻工艺以部分地蚀刻所述硬掩模区域；以及
执行一个或多个蚀刻循环，其中，每个所述蚀刻循环包括：
执行修整工艺以部分地蚀刻所述第二光刻胶；以及
执行第二干蚀刻工艺以部分地蚀刻所述硬掩模区域。
...

【专利技术属性】
技术研发人员：胡恬，胡毓祥，郭宏瑞，余振华，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71