非挥发性存储器单元以及非挥发性存储器阵列制造技术

本发明专利技术公开一种非挥发性存储器单元以及非挥发性存储器阵列，其中该非挥发性存储器单元，包括浮动栅晶体管、选择晶体管以及耦合结构。浮动栅晶体管位于P型阱区，包括耦接至由第一多晶硅层所形成的浮动栅极的栅极端、耦接至位线的漏极端以及耦接至第一节点的源极端。选择晶体管位于P型阱区，包括耦接至字符线的选择栅极的栅极端、耦接至第一节点的漏极端以及耦接至源极线的源极端。浮动栅晶体管以及选择晶体管为N型晶体管。耦合结构由将第一多晶硅层延伸而与控制栅极相重叠而形成，其中控制栅极为N型阱区内的P型掺杂区，其中控制栅极耦接至控制线。

Nonvolatile memory cell and nonvolatile memory array

【技术实现步骤摘要】
非挥发性存储器单元以及非挥发性存储器阵列
本专利技术涉及一种非挥发性存储器单元以及一种非挥发性存储器阵列，特别是涉及一种电子抹除式可复写(electricallyerasableprogrammable，EEP)非挥发性存储器单元以及一种电子抹除式可复写非挥发性存储器阵列。
技术介绍
半导体存储器装置已经普遍用于各种电子装置。举例来说，非挥发性存储器广泛用于移动电话、数字相机、个人数字助理、移动运算装置及其他应用。一般来说，非挥发性存储器有两种类型：多次可编程(multi-timeprogrammable，MTP)存储器以及单次可编程(one-timeprogrammable，OTP)存储器。多次可编程存储器可被读取许多次，以及写入许多次。举例来说，电子抹除式可复写只读存储器(electricallyprogrammableandelectricallyerasableread-onlymemory，EEPROM)以及闪存存储器是设计用以配备一些对应的电路，以支持不同的操作，如编程、抹除以及读取。单次可编程存储器与电路完美的配合，而仅有编程以及读取的功能，故单次可编程存储器并不需要执行抹除程序的电路。目前，已经提出了许多降低额外处理成本的单多晶硅非挥发性存储器装置设计。单多晶硅非挥发性存储器利用单层多晶硅，形成存储电荷的浮动栅极。由于单多晶硅非挥发性存储器相容于一般的CMOS制作工艺，因此适用于嵌入式存储器，混合信号电路中的嵌入式非挥发性存储器以及微控制器(如系统整合芯片(SystemonChip，SOC))。
技术实现思路
本专利技术的一些实施例提出了一种非挥发性存储器单元，该非挥发性存储器单元具有低功率损耗、能够页面或位组(byte)编程且适合各种类型的基板。本专利技术的一些实施例还将提出的多个非挥发性存储器单元整合为非挥发性存储器阵列，非挥发性存储器阵列操作于读取模式、编程模式或抹除模式的对应操作，已详加叙述。本专利技术提出一种非挥发性存储器单元，包括一浮动栅晶体管、一选择晶体管以及一耦合结构。上述浮动栅晶体管位于一P型阱区，包括一栅极端、一漏极端以及一源极端，其中上述栅极端耦接至一浮动栅极，上述漏极端耦接至一位线，上述源极端耦接至一第一节点，其中上述浮动栅极由一第一多晶硅层所形成。上述选择晶体管位于上述P型阱区，包括一栅极端、一漏极端以及一源极端，其中上述栅极端耦接至一选择栅极，上述漏极端耦接至上述第一节点，上述源极端耦接至一源极线，其中上述选择栅极耦接至一字符线，其中上述浮动栅晶体管以及上述选择晶体管为N型晶体管。上述耦合结构由将上述第一多晶硅层延伸而与一控制栅极相重叠而形成，其中上述控制栅极为一N型阱区内的一P型掺杂区，其中上述控制栅极耦接至一控制线。本专利技术更提出一种非挥发性存储器阵列，包括多个非挥发性存储器单元。上述多个非挥发性存储器单元至少包括一第一非挥发性存储器单元、一第二非挥发性存储器单元、一第三非挥发性存储器单元以及一第四非挥发性存储器单元，其中上述多个非挥发性存储器单元的每一者包括一浮动栅晶体管、一选择晶体管以及一耦合结构。上述浮动栅晶体管位于一P型阱区内，包括一栅极端、一漏极端以及一源极端，其中上述栅极端耦接至一浮动栅极，上述漏极端耦接至一位线，上述源极端耦接至一第一节点，其中上述浮动栅极为一第一多晶硅层。上述选择晶体管位于上述P型阱区之内，包括一栅极端、一漏极端以及一源极端，其中上述栅极端耦接至一选择栅极，上述漏极端耦接至上述第一节点，上述源极端耦接至一源极线，其中上述选择栅极耦接至一字符线，其中上述浮动栅晶体管以及上述选择晶体管为N型晶体管。上述耦合结构由延伸上述第一多晶硅层而与一控制栅极相重叠所形成，其中上述控制栅极为一N型阱区内的一P型掺杂区，其中上述控制栅极耦接至一控制线。附图说明图1为本专利技术的一实施例所述的非挥发性存储器的电路图；图2为本专利技术的一实施例所述的图1的非挥发性存储器的布局的上视图；图3为本专利技术的另一实施例所述的非挥发性存储器的布局的上视图；图4A～图4B为本专利技术的一实施例所述的非挥发性记忆的剖视图；图5为本专利技术的一实施例所述的非挥发性存储器阵列的示意图；图6为本专利技术的一实施例所述的非挥发性存储器阵列的布局的上视图；图7为本专利技术的另一实施例所述的非挥发性存储器阵列的示意图；以及图8为本专利技术的另一实施例所述的非挥发性存储器阵列的布局的上视图。符号说明100、200、300、400A、400B、800非挥发性存储器单元201P型阱区202第一多晶硅层202a第一部分202b第二部分203-1第一N型掺杂区203-2第二N型掺杂区203-3第三N型掺杂区204第二多晶硅层205位线接点206源极线接触207N型阱区208P型掺杂区209控制线接点211第三多晶硅层310第一耦合结构311耦合接点40基板500、600、700非挥发性存储器阵列501、601、701第一非挥发性存储器单元502、602、702第二非挥发性存储器单元503、603、703第三非挥发性存储器单元504、604、704第四非挥发性存储器单元810N型掺杂区811第二重叠区域MFG浮动栅晶体管MS选择晶体管CC耦合电容FG浮动栅极BL位线N1第一节点SG选择栅极SL源极线WL字符线CG控制栅极CL控制线OV1第一重叠宽度OV2第二重叠宽度W1第一宽度W2第二宽度WL1第一字符线WL2第二字符线CL1第一控制线CL2第二控制线BL1第一位线BL2第二位线SL1第二源极线SL2第二源极线NS源极节点具体实施方式以下说明为本专利技术的实施例。其目的是要举例说明本专利技术一般性的原则，不应视为本专利技术的限制，本专利技术的范围当以权利要求所界定者为准。值得注意的是，以下所揭露的内容可提供多个用以实践本专利技术的不同特点的实施例或范例。以下所述的特殊的元件范例与安排仅用以简单扼要地阐述本专利技术的精神，并非用以限定本专利技术的范围。此外，以下说明书可能在多个范例中重复使用相同的元件符号或文字。然而，重复使用的目的仅为了提供简化并清楚的说明，并非用以限定多个以下所讨论的实施例以及/或配置之间的关系。此外，以下说明书所述的一个特征连接至、耦接至以及/或形成于另一特征之上等的描述，实际可包含多个不同的实施例，包括该等特征直接接触，或者包含其它额外的特征形成于该等特征之间等等，使得该等特征并非直接接触。图1显示根据本专利技术的一实施例所述的非挥发性存储器的电路图。如图1所示，非挥发性存储器单元100包括浮动栅晶体管MFG、选择晶体管MS以本文档来自技高网...

【技术保护点】
1.一种非挥发性存储器单元，其特征在于，包括：/n浮动栅晶体管，位于P型阱区，包括栅极端、漏极端以及源极端，其中上述栅极端耦接至浮动栅极，上述漏极端耦接至位线，上述源极端耦接至第一节点，其中上述浮动栅极由第一多晶硅层所形成；/n选择晶体管，位于上述P型阱区，包括栅极端、漏极端以及源极端，其中上述栅极端耦接至选择栅极，上述漏极端耦接至上述第一节点，上述源极端耦接至源极线，其中上述选择栅极耦接至字符线，其中上述浮动栅晶体管以及上述选择晶体管为N型晶体管；以及/n耦合结构，由将上述第一多晶硅层延伸而与控制栅极相重叠而形成，其中上述控制栅极为N型阱区内的P型掺杂区，其中上述控制栅极耦接至控制线。/n

【技术特征摘要】
20180919 US 62/733,089;20190711 US 16/508,9931.一种非挥发性存储器单元，其特征在于，包括：
浮动栅晶体管，位于P型阱区，包括栅极端、漏极端以及源极端，其中上述栅极端耦接至浮动栅极，上述漏极端耦接至位线，上述源极端耦接至第一节点，其中上述浮动栅极由第一多晶硅层所形成；
选择晶体管，位于上述P型阱区，包括栅极端、漏极端以及源极端，其中上述栅极端耦接至选择栅极，上述漏极端耦接至上述第一节点，上述源极端耦接至源极线，其中上述选择栅极耦接至字符线，其中上述浮动栅晶体管以及上述选择晶体管为N型晶体管；以及
耦合结构，由将上述第一多晶硅层延伸而与控制栅极相重叠而形成，其中上述控制栅极为N型阱区内的P型掺杂区，其中上述控制栅极耦接至控制线。


2.如权利要求1所述的非挥发性存储器单元，其中上述选择栅极由第二多晶硅层所形成，上述选择晶体管由上述第二多晶硅层与第一N型掺杂区以及第二N型掺杂区重叠所形成，其中上述第一N型掺杂区以及上述第二N型掺杂区位于上述P型阱区。


3.如权利要求2所述的非挥发性存储器单元，其中上述第一多晶硅层包括第一部分以及第二部分，上述浮动栅晶体管由上述第一部分与上述第二N型掺杂区以及第三N型掺杂区相重叠所形成，其中上述第三N型掺杂区位于上述P型阱区之内。


4.如权利要求3所述的非挥发性存储器单元，其中上述第二部分自上述P型阱区延伸至上述N型阱区，其中上述第二部分包括第一重叠区域，上述第一重叠区域与上述P型掺杂区相重叠，其中上述第一重叠区域具有第一重叠宽度，上述P型掺杂区具有第一宽度。


5.如权利要求4所述的非挥发性存储器单元，其中上述第一重叠宽度等于或小于上述第一宽度。


6.如权利要求4所述的非挥发性存储器单元，还包括：
N型掺杂区，形成于上述N型阱区，其中上述第二部分还包括第二重叠区域，上述第二重叠区域具有第二重叠宽度，上述N型掺杂区具有第二宽度，其中上述第二重叠宽度等于上述第二宽度。


7.如权利要求6所述的非挥发性存储器单元，其中当上述非挥发性存储器单元操作于抹除模式，第三正电压施加至上述N型阱区，第四正电压施加至上述控制线，而上述字符线、上述源极线、上述位线以及上述P型阱区耦接至接地端，使得上述浮动栅极的电子通过N型掺杂区而排除至N型阱区，其中上述第三正电压超过一击穿电压，上述第四正电压小于上述击穿电压，上述第三正电压以及上述第四正电压之差小于上述击穿电压。


8.如权利要求1所述的非挥发性存储器单元，其中上述P型阱区与N型阱区相互分离，其中上述P型阱区以及上述N型阱区位于基板，其中上述基板为P型基板、N型基板以及深N阱区的任一者。


9.如权利要求1所述的非挥发性存储器单元，其中当上述非挥发性存储器单元操作于读取模式，第一正电压施加至上述字符线、上述位线、上述控制线以及上述N型阱区，而上述P型阱区以及上述源极线耦接至接地端。


10.如权利要求9所述的非挥发性存储器单元，其中当上述非挥发性存储器单元操作于编程模式，上述N型阱区以及上述P型阱区耦接至上述接地端，第二正电压施加至上述字符线、上述源极线以及上述位线，第一负电压施加至上述控制线，使得电子由上述控制线被注入至上述浮动栅极，其中上述第二正电压以及上述第一负电压的绝对值小于击穿电压，且超过上述第一正电压。


11.如权利要求10所述的非挥发性存储器单元，其中当上述非挥发性存储器单元操作于抹除模式时，第三正电压施加至上述控制线以及上述N型阱区，而上述字符线、上述源极线、上述位线以及上述P型阱区耦接至接地端，使得上述浮动栅极的电子被排除至上述控制线，其中上述第三正电压超过上述击穿电压。


12.如权利要求11所述的非挥发性存储器单元，其中当上述非挥发性存储器单元操作于抹除模式时，第四正电压施加至上述控制线以及上述N型阱区，而第二负电压施加至上述字符线、上述源极线、上述位线以及上述P型阱区，使得上述浮动栅极的电子排除至上述控制线，其中上述第四正电压以及上述第二负电压的绝对值小于上述击穿电压。


13.如权利要求1所述的非挥发性存储器单元，还包括：
第一耦合结构，由第三多晶硅层所形成，且靠近上述第一多晶硅层。


14.如权利要求13所述的非挥发性存储器单元，还包括：
第二耦合结构，由金属层覆盖上述浮动栅极所形成。


15.如权利要求14所述的非挥发性存储器单元，其中上述第一耦合结构以及上述第二耦合结构耦接至上述位线。


16.如权利要求14所述的非挥发性存储器单元，其中上述第一耦合结构以及上述第二耦合结构耦接至独立控制的一耦合电压。


17.一种非挥发性存储器阵列，其特征在于，包括：
多个非挥发性存储器单元，至少包括第一非挥发性存储器单元、第二非挥发性存储器单元、第三非挥发性存储器单元以及第四非挥发性存储器单元，其中上述多个非挥发性存储器单元的每一者包括：
浮动栅晶体管，位于P型阱区内，包括栅极端、漏极端以及源极端，其中上述栅极端耦接至浮动栅极，上述漏极端耦接至位线，上述源极端耦接至第一节点，其中上述浮动栅极为第一多晶硅层；
选择晶体管，位于上述P型阱区之内，包括栅极端、漏极端以及源极端，其中上述栅极端耦接至选择栅极，上述漏极端耦接至上述第一节点，上述源极端耦接至源极线，其中上述选择栅极耦接至字符线，其中上述浮动栅晶体管以及上述选择晶体管为N型晶体管；以及
耦合结构，由延伸上述第一多晶硅层而与控制栅极相重叠所形成，其中上述控制栅极为N型阱区内的P型掺杂区，其中上述控制栅极耦接至控制线。


18.如权利要求17所述的非挥发性存储器阵列，其中上述选择栅极由第二多晶硅层所形成，上述选择晶体管由上述第二多晶硅层、第一N型掺杂区以及第二N型掺杂区，其中上述第一N型掺杂区以及上述第二N型掺杂区位于上述P型阱区内，其中上述P型阱区与上述N型阱区相互分离，其中上述P型阱区以及上述N型阱区位于基板之上，其中上述第一非挥发性存储器单元位于上述P型阱区内且耦接至第一位源线、第一源极线、第一字符线以及第一控制线，其中上述第二非挥发性存储器单元位于上述P型阱区且耦接至第二位线、第二源极线、上述第一字符线以及上述第一控制线，其中上述第三非挥发性存储器单元位于上述P型阱区内且耦接至上述第一位线、上述第一源极线、第二字符线以及第二控制线，其中上述第四...

【专利技术属性】
技术研发人员：许家荣，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：中国台湾;71