半导体器件的熔丝锁存器制造技术

本申请公开了一种半导体器件的熔丝锁存器。所述熔丝锁存器包括多个PMOS晶体管和多个NMOS晶体管以锁存熔丝单元数据。在熔丝锁存器中，PMOS晶体管形成在单个P型有源区中，以及NMOS晶体管在P型有源区的一侧布置成两级结构。

Fuse latches for semiconductor devices

【技术实现步骤摘要】
半导体器件的熔丝锁存器相关申请的交叉引用本申请要求于2018年9月14日提交的申请号为10-2018-0110489的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
本公开的实施例涉及一种半导体器件，以及更具体地涉及一种用于锁存修复熔丝单元的信息的熔丝锁存器。
技术介绍
随着更高性能电子系统(例如，个人计算机(PC)和电子通信系统)的快速发展，已经开发了充当安装到电子系统的存储器的半导体器件以实现具有更高速度和更高集成度的产品。为了实现具有更高集成度的半导体器件，用于在有限区域内有效地布置存储单元区域的存储单元的功能是重要的。然而，与有效地布置操作存储单元所需的外围电路区域(下文中称为外围区域)相关的另一功能比与有效地布置存储单元区域的存储单元相关的功能更重要。用于修复存储单元的许多熔丝相关电路已广泛用在半导体器件中。因此，有效地布置这种熔丝相关电路以获得半导体器件的区域增益的技术也是重要的。
技术实现思路
本公开的各种实施例涉及提供一种半导体器件的熔丝锁存器，其显著地减轻或避免了由于本文档来自技高网...

【技术保护点】
1.一种半导体器件的熔丝锁存器，包括：/n第一和第二NMOS晶体管，它们中的每一个被配置为通过其栅极端子来接收第一控制信号并响应于所述第一控制信号来传送熔丝单元数据；/n第一反相器，其包括串联耦接在电源电压与接地电压之间的第一PMOS晶体管和第三NMOS晶体管，所述第一反相器被配置为包括耦接到所述第一NMOS晶体管的输出节点以及包括耦接到所述第二NMOS晶体管的输入节点；/n第二反相器，其包括串联耦接在所述电源电压与所述接地电压之间的第二PMOS晶体管和第四NMOS晶体管，所述第二反相器被配置为包括耦接到所述第一反相器的所述输出节点的输入节点以及包括耦接到所述第一反相器的所述输入节点的输出节点...

【技术特征摘要】
20180914 KR 10-2018-01104891.一种半导体器件的熔丝锁存器，包括：
第一和第二NMOS晶体管，它们中的每一个被配置为通过其栅极端子来接收第一控制信号并响应于所述第一控制信号来传送熔丝单元数据；
第一反相器，其包括串联耦接在电源电压与接地电压之间的第一PMOS晶体管和第三NMOS晶体管，所述第一反相器被配置为包括耦接到所述第一NMOS晶体管的输出节点以及包括耦接到所述第二NMOS晶体管的输入节点；
第二反相器，其包括串联耦接在所述电源电压与所述接地电压之间的第二PMOS晶体管和第四NMOS晶体管，所述第二反相器被配置为包括耦接到所述第一反相器的所述输出节点的输入节点以及包括耦接到所述第一反相器的所述输入节点的输出节点；
第五NMOS晶体管，其包括耦接到所述第一反相器的所述输入节点并耦接到所述第二反相器的所述输出节点的栅极端子，以及包括耦接到数据输出端子的第一端子；以及第六NMOS晶体管，其被配置为通过其栅极端子来接收第二控制信号，以及被配置为响应于所述第二控制信号来选择性地将所述接地电压耦接到所述第五NMOS晶体管的第二端子，
其中，所述第一和第二PMOS晶体管形成在第一有源区中，所述第一至第四NMOS晶体管形成在第二有源区中，所述第二有源区在第一方向上位于所述第一有源区的一侧，以及所述第五和第六NMOS晶体管形成在第三有源区中，所述第三有源区在所述第一方向上位于所述第二有源区的一侧。


2.根据权利要求1所述的半导体器件的熔丝锁存器，其中：
所述第一NMOS晶体管与所述第二NMOS晶体管分别被布置在所述第二有源区的两端；以及
在所述第二有源区内所述第三NMOS晶体管和所述第四NMOS晶体管被布置在所述第一NMOS晶体管与所述第二NMOS晶体管之间。


3.根据权利要求1所述的半导体器件的熔丝锁存器，还包括：
第一电源线，其位于所述第一有源区的两侧，所述第一电源线被配置为供应所述电源电压；以及
第二电源线，其通过接触件耦接到...

【专利技术属性】
技术研发人员：千德秀，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR