一种提高MOS器件或集成电路抗辐照性能的方法技术

本发明专利技术公开了一种提高MOS器件或集成电路抗辐照性能的方法，利用纳米级MOS器件引入的应变硅技术的工艺特点，在版图设计时适当调整PMOS器件源漏扩散区长度SA，最终增大沟道中的压应力，从而可以提高沟道中空穴迁移率，提高PMOS器件的常态性能，另一方面，还可以减小总剂量辐照引起的阈值电压漂移，从而减少总剂量辐照对纳米级MOS器件的影响，提高纳米级集成电路抗总剂量辐照性能。

A method to improve the radiation resistance of MOS devices or integrated circuits

【技术实现步骤摘要】
一种提高MOS器件或集成电路抗辐照性能的方法
本专利技术涉及一种提高MOS器件或集成电路抗辐照性能的方法，特别涉及PMOS器件的版图设计，属于微电子可靠性领域。
技术介绍
随着微电子器件技术结点进入90纳米以下，为克服严重的迁移率退化等问题，应变硅技术应用到超大规模集成电路制造中。应变硅技术通过不同的工艺方法，在器件沟道中引入应力，提高沟道载流子迁移率从而提高器件性能。例如对于65纳米技术代器件，以盖帽层技术为例，其基本原理是应变记忆技术，即通过在器件上覆盖一层应变层给器件施加一定应力，当退火温度超过转折点，多晶硅从弹性状态转变为塑性状态，这样即使去除应变层，应力也被记忆。此外，浅槽隔离(STI)工艺也会在器件沟道引入应力。因此，可以通过适当的版图设计影响器件沟道区中的应力大小。另一方面，随着航天技术的飞速发展，对工作在空间辐射环境下的集成电路的性能提出了更高的要求。因此，抗辐照纳米级集成电路的需求不断上升。然而，现有的纳米级集成电路无法完全满足抗辐照需求。例如，以往的研究表明，65纳米技术代器件受总剂量辐照后关态泄漏电流退化相比以往技术代有了很大改善，但仍然存在一定的阈值电压漂移现象，可能引起数字电路性能降低甚至功能失效。为了使纳米级集成电路能够正常工作在恶劣的空间辐射环境中，有必要对器件进行进一步抗辐照优化。由于沟道中的应力可能会影响沟道中的掺杂分布、或改变栅氧陷阱密度/界面质量等，进而会影响器件的抗辐照性能。因此，可以利用这一特点通过适当的版图设计来提高器件抗辐照性能。专利技术内容为了进一步提高MOS器件或集成电路的抗总剂量辐照性能，本专利技术提出一种MOS器件的版图设计方法，可以提高应用了应变硅技术的MOS器件或集成电路的抗总剂量辐照性能。本专利技术提供的提高MOS器件或集成电路抗辐照性能的方法，其主要特征是，利用纳米级MOS器件引入的应变硅技术的工艺特点，在版图设计时适当调整PMOS器件源漏扩散区长度SA，最终增大沟道中的压应力，从而可以提高沟道中空穴迁移率，提高PMOS器件的常态性能，另一方面，还可以减小总剂量辐照引起的阈值电压漂移，从而减少总剂量辐照对纳米级MOS器件的影响，提高纳米级集成电路抗总剂量辐照性能。本专利技术的技术方案如下：一种提高MOS器件或集成电路的抗辐照性能的方法，所述MOS器件或集成电路应用了应变硅技术，包含纳米级PMOS器件；在进行版图设计时，对PMOS器件的源漏扩散区长度SA进行适当调整，减少总剂量辐照的影响。本专利技术针对的待设计技术代器件中需应用了应变硅技术，包括90纳米、65纳米、45纳米、32纳米以及更先进的平面器件。各个代工厂的各技术代中应变硅技术可能不同，本专利技术适用的应变硅技术包括源漏区嵌入技术(嵌入式锗硅/碳硅工艺)、应变记忆技术(SMT)等。在版图设计中，涉及的PMOS器件包括核心(core)器件和输入输出(IO)器件。所述源漏扩散区长度SA的定义是器件栅边缘沿着器件沟道方向到源漏扩散区边缘的长度，对于最小尺寸器件，源漏扩散区长度SA默认值一般小于0.2微米。本专利技术的方法在版图设计中适当增大PMOS器件的源漏扩散区长度SA，不同技术代和不同应变硅工艺中PMOS器件源漏扩散区长度SA增大幅度可能不同，源漏扩散区长度SA增大，使器件常态性能和抗辐照性能增强直至饱和。例如，对于65纳米技术代器件，PMOS器件源漏扩散区长度SA应增大至0.4微米及以上。本专利技术方法中，增大PMOS器件源漏扩散区长度SA的方法可以是增加虚拟(dummy)栅或手动增大有源区版的面积等。除了PMOS器件版图作修改以外，其他工艺制备流程不变，按照标准工艺流程制备器件和电路。为了确定源漏扩散区长度SA的最佳长度，可以采取下述方法：制备不同源漏扩散区长度SA的PMOS器件，并对比它们的抗总剂量辐照性能，获得符合具体应用需求的PMOS器件对应的源漏扩散区长度SA。1)在进行版图设计时，更改PMOS器件源漏扩散区长度SA的大小，制备不同SA的PMOS器件；2)测试不同SA的PMOS器件的转移特性曲线，并提取PMOS器件的阈值电压；3)对不同SA的PMOS器件进行辐照实验，测试辐照后器件的转移特性曲线，并提取辐照后器件的阈值电压；4)计算并对比不同SA的PMOS器件受辐照后的阈值电压漂移；5)根据步骤5)获得的总剂量辐照引起的器件阈值电压漂移和步骤2)获得的辐照前器件的阈值电压的比值，对照具体应用要求(例如阈值电压漂移＜5％)，选取符合要求的最小源漏扩散区长度SA。优选的，步骤2)和3)中可以使用恒定电流法或最大跨导法等常规方法提取器件的阈值电压。步骤5)选取SA值时需要考虑具体应用需求，通常来说，SA越大，器件抗辐照性能越好，但更加浪费宝贵的版图面积，需要折中考虑。因此，选择符合应用需求的最小SA即可。本专利技术利用应变硅技术的工艺特点，适当增大PMOS器件源漏扩散区长度SA，最终增大沟道中的压应力，从而可以提高沟道中空穴迁移率，提高PMOS器件的常态性能，另一方面，还可以减小总剂量辐照引起的阈值电压漂移，从而减少总剂量辐照对纳米级MOS器件的影响，提高纳米级集成电路抗总剂量辐照性能。本专利技术具有如下优点：1.操作简单：仅需要增大PMOS器件源漏扩散区长度SA；2.适用范围广：适用于应用了应变硅技术的平面器件技术代；3.最终效果佳：同时提高PMOS器件常态性能和抗总剂量辐照性能。附图说明图1为MOS器件源漏扩散区长度SA的示意图。图2为不同源漏扩散区长度SA的65纳米PMOS器件在相同过驱动电压(Vov)下平均漏极电流对比柱状图，电流已归一化。图3为不同源漏扩散区长度SA的65纳米PMOS器件经1Mrad(Si)总剂量辐照后平均阈值电压漂移量对比柱状图，阈值电压漂移量已归一化。具体实施方式本专利技术提出了一种提高MOS器件抗辐照性能的版图设计方法，该方法利用应变硅技术的工艺特点，适当增大PMOS器件源漏扩散区长度SA，最终增大沟道中的压应力，从而可以提高沟道中空穴迁移率，提高PMOS器件的常态性能，另一方面，还可以减小总剂量辐照引起的阈值电压漂移，从而减少总剂量辐照对纳米级MOS器件的影响，提高纳米级集成电路抗总剂量辐照性能。下面结合附图和实例对本专利技术进行详细说明。实施例：制备不同源漏扩散区长度SA的65纳米核心PMOS器件，并对比它们的常态性能和抗总剂量辐照性能，以验证本专利技术的有效性。具体步骤如下：步骤1.在进行版图设计时，手动更改65纳米PMOS器件源漏扩散区长度SA的大小，SA的示意图如图1所示，对于栅长为60纳米、栅宽为200纳米的器件，默认SA等于0.18微米；步骤2.使用65纳米标准工艺制备不同SA的PMOS器件；步骤3.测试得到65纳米PMOS器件的转移特性曲线；步骤4.用恒定电流法提取65纳米PMOS器件的阈值电压，并对比相同过驱动电压本文档来自技高网...

【技术保护点】
1.一种提高MOS器件或集成电路的抗辐照性能的方法，所述MOS器件或集成电路应用了应变硅技术，包含纳米级PMOS器件；在进行版图设计时，对PMOS器件的源漏扩散区长度SA进行适当调整，减少总剂量辐照的影响。/n

【技术特征摘要】
1.一种提高MOS器件或集成电路的抗辐照性能的方法，所述MOS器件或集成电路应用了应变硅技术，包含纳米级PMOS器件；在进行版图设计时，对PMOS器件的源漏扩散区长度SA进行适当调整，减少总剂量辐照的影响。


2.如权利要求1所述的方法，其特征在于，所述MOS器件为90纳米、65纳米、45纳米、32纳米或更先进的平面器件。


3.如权利要求1所述的方法，其特征在于，所述应变硅技术包括源漏区嵌入技术和应变记忆技术中的一种或多种。


4.如权利要求1所述的方法，其特征在于，所述PMOS器件是核心器件和/或输入输出器件。


5.如权利要求1所述的方法，其特征在于，所述MOS器件是65纳米技术代器件，在进行版图设计时使其中的PMOS器件源漏扩散区长度SA增大至0.4微米或以上。


6.如权利要求1所述的方法，其特征在于，在进行版图设计时，通过增加虚拟栅或手动增大有源区版面积的方式增大PMOS器件源漏扩散区长度SA。


7.如权利要求1所述...

【专利技术属性】
技术研发人员：安霞，任哲玄，李艮松，张兴，黄如，
申请(专利权)人：北京大学，
类型：发明
国别省市：北京;11