半导体结构及其形成方法技术

一种半导体结构及其形成方法，半导体结构包括：提供第一晶圆，所述第一晶圆内具有若干晶体管及位于所述晶体管顶部的第一导电结构，所述第一导电结构与所述晶体管电连接；提供第二晶圆，所述第二晶圆内具有第二导电结构；键合所述第一晶圆与所述第二晶圆，所述第一导电结构与所述第二导电结构电连接。本发明专利技术有助于缩短形成半导体结构的工艺时间。

Semiconductor structure and its formation method

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造
，尤其涉及一种半导体结构及其形成方法。
技术介绍
CMOS(ComplementaryMetalOxideSemiconductor，互补金属氧化物半导体)是组成CMOS集成电路的基本单元。CMOS集成电路是一种单极型晶体管集成电路。CMOS反相器电路由N沟道和P沟道MOS场效应晶体管组成。N沟道与P沟道MOS场效应晶体管互为负载，处于互补工作状态。当输入低电平时，PMOS管导通，NMOS管截止，输出高电平。当输入高电平时，PMOS管截止，NMOS管导通，输出低电平。CMOS电路具有静态功耗低、抗干扰能力强及速度快等优点。然而，整个CMOS形成工艺流程的耗时长，影响CMOS的制作效率，因此，现有CMOS工艺仍有待改进。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法，有助于缩短形成半导体结构的工艺时间。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括：提供第一晶圆，所述第一晶圆内具有若干晶体管及位于所述晶体管顶部的第一导电结构，所述第一导电结构与所述晶体管电连接；提供第二晶圆，所述第二晶圆内具有第二导电结构；键合所述第一晶圆与所述第二晶圆，所述第一导电结构与所述第二导电结构电连接。可选的，所述第一晶圆包括第一基底及位于所述第一基底上的第一介质层，所述第一介质层具有相对的第一面和第二面，所述第一面与所述第一基底表面相接触，所述第二面暴露出所述第一导电结构；所述晶体管包括：位于所述第一基底表面的栅极结构以及分别位于所述栅极结构两侧的第一基底内的源区和漏区；所述第一导电结构位于所述第一介质层内，且所述第一导电结构与所述栅极结构、源区和漏区中的一者或多者电连接。可选的，所述第二面暴露出的所述第一导电结构表面高于所述第二面。可选的，所述第一晶圆还包括：位于所述第二面的第二介质层，所述第二介质层具有相对的第三面和第四面，所述第三面与所述第二面相接触；位于所述第二介质层内的第一插塞，所述第一插塞与所述第一导电结构电连接，所述第四面暴露出所述第一插塞。可选的，所述第四面暴露出的所述第一插塞表面高于所述第四面。可选的，所述第一导电结构包括：若干层重叠设置的第一导电层；位于相邻两层第一导电层之间或所述第一导电层与晶体管之间的第一导电插塞。可选的，所述第二晶圆包括第二基底及位于所述第二基底上的第三介质层，所述第三介质层具有相对的第五面和第六面，所述第五面与所述第二基底表面相接触，所述第六面暴露出所述第二导电结构。可选的，所述第六面暴露出的所述第二导电结构表面高于所述第六面。可选的，所述第二晶圆还包括位于所述第六面表面的第四介质层，所述第四介质层具有相对的第七面和第八面，所述第七面与所述第六面相接触；位于所述第四介质层内的第二插塞，所述第二插塞与所述第二导电结构电连接，所述第八面暴露出所述第二插塞。可选的，所述第八面暴露出的所述第二插塞表面高于所述第八面。可选的，所述第二导电结构包括若干层重叠设置的第二导电层以及位于相邻两层第二导电层之间的第二导电插塞。可选的，所述晶体管为PMOS晶体管和NMOS晶体管中的一者或两者。相应的，本专利技术还提供一种上述形成方法所形成的半导体结构。本专利技术还提供一种半导体结构，包括：第一晶圆，所述第一晶圆内具有若干晶体管及位于所述晶体管顶部的第一导电结构，所述第一导电结构与所述晶体管电连接。可选的，所述第一晶圆包括第一基底及位于所述第一基底上的第一介质层，所述第一介质层具有相对的第一面和第二面，所述第一面与所述第一基底表面相接触，所述第二面暴露出所述第一导电结构；所述晶体管包括：位于所述第一基底表面的栅极结构以及分别位于所述栅极结构两侧的第一基底内的源区和漏区；所述第一导电结构位于所述第一介质层内，且所述第一导电结构与所述栅极结构、源区和漏区中的一者或多者电连接。可选的，所述第二面暴露出的所述第一导电结构表面高于所述第二面。可选的，所述第一晶圆还包括：位于所述第二面表面的第二介质层，所述第二介质层具有相对的第三面和第四面，所述第三面与所述第二面相接触；位于所述第二介质层内的第一插塞，所述第一插塞与所述第一导电结构电连接，所述第四面暴露出所述第一插塞。可选的，所述第四面暴露出的所述第一插塞表面高于所述第四面。可选的，所述第一导电结构包括若干层重叠设置的第一导电层；位于相邻两层第一导电层之间或所述第一导电层与晶体管之间的第一导电插塞。可选的，所述晶体管为PMOS晶体管和NMOS晶体管中的一者或两者。相应的，本专利技术还提供一种形成上述半导体结构的方法。本专利技术还提供一种半导体结构，包括：第二晶圆，所述第二晶圆内具有第二导电结构。可选的，所述第二晶圆包括第二基底及位于所述第二基底上的第三介质层，所述第三介质层具有相对的第五面和第六面，所述第五面与所述第二基底表面相接触，所述第六面暴露出所述第二导电结构。可选的，所述第六面暴露出的所述第二导电结构表面高于所述第六面。可选的，所述第二晶圆还包括位于所述第六面表面的第四介质层，所述第四介质层具有相对的第七面和第八面，所述第七面与所述第六面相接触；位于所述第四介质层内的第二插塞，所述第二插塞与所述第二导电结构电连接，所述第八面暴露出所述第二插塞。可选的，所述第八面暴露出的所述第二插塞表面高于所述第八面。可选的，所述第二导电结构包括若干层重叠设置的第二导电层以及位于相邻两层第二导电层之间的第二导电插塞。相应的，本专利技术还提供一种形成上述半导体结构的方法。与现有技术相比，本专利技术的技术方案具有以下优点：提供第一晶圆，所述第一晶圆内具有若干晶体管及位于所述晶体管顶部的第一导电结构，所述第一导电结构与所述晶体管电连接；提供第二晶圆，所述第二晶圆内具有第二导电结构；因而所述晶体管及所述第一导电结构的形成进程与所述第二导电结构的形成进程相独立，可以并行进行。后续通过键合所述第一晶圆与所述第二晶圆，使所述第一导电结构与所述第二导电结构电连接，形成半导体结构。前述同时进行所述晶体管及所述第一导电结构的制作与所述第二导电结构的制作，有助于缩短形成半导体结构的工艺时间，提高半导体结构的制造效率；此外，还有助于提高键合所述第一晶圆与所述第二晶圆的工艺良率，从而可提高半导体结构的良率。可选方案中，所述第二面暴露出的所述第一导电结构表面高于所述第二面，后续键合所述第一晶圆与所述第二晶圆的步骤中，有助于实现所述第一导电结构与所述第二导电结构相粘接，从而降低所述第一导电结构与所述第二导电结构断开的风险，以保证所述第一导电结构与所述第二导电结构电连接。可选方案中，所述第四面暴露出的所述第一插塞表面高于所述第四面，后续键合所述第一晶圆与所述第二晶圆的步骤中，有利于保证所述第一插塞与所述第二导电结构相接触并牢固的粘接在一起，从而提高键合质量。附图说明图1至图4是本专利技术半导体本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：/n提供第一晶圆，所述第一晶圆内具有若干晶体管及位于所述晶体管顶部的第一导电结构，所述第一导电结构与所述晶体管电连接；/n提供第二晶圆，所述第二晶圆内具有第二导电结构；/n键合所述第一晶圆与所述第二晶圆，所述第一导电结构与所述第二导电结构电连接。/n

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：
提供第一晶圆，所述第一晶圆内具有若干晶体管及位于所述晶体管顶部的第一导电结构，所述第一导电结构与所述晶体管电连接；
提供第二晶圆，所述第二晶圆内具有第二导电结构；
键合所述第一晶圆与所述第二晶圆，所述第一导电结构与所述第二导电结构电连接。


2.如权利要求1所述的形成方法，其特征在于，所述第一晶圆包括第一基底及位于所述第一基底上的第一介质层，所述第一介质层具有相对的第一面和第二面，所述第一面与所述第一基底表面相接触，所述第二面暴露出所述第一导电结构；所述晶体管包括：位于所述第一基底表面的栅极结构以及分别位于所述栅极结构两侧的第一基底内的源区和漏区；所述第一导电结构位于所述第一介质层内，且所述第一导电结构与所述栅极结构、源区和漏区中的一者或多者电连接。


3.如权利要求2所述的形成方法，其特征在于，所述第二面暴露出的所述第一导电结构表面高于所述第二面。


4.如权利要求2所述的形成方法，其特征在于，所述第一晶圆还包括：位于所述第二面的第二介质层，所述第二介质层具有相对的第三面和第四面，所述第三面与所述第二面相接触；位于所述第二介质层内的第一插塞，所述第一插塞与所述第一导电结构电连接，所述第四面暴露出所述第一插塞。


5.如权利要求4所述的形成方法，其特征在于，所述第四面暴露出的所述第一插塞表面高于所述第四面。


6.如权利要求1所述的形成方法，其特征在于，所述第一导电结构包括：若干层重叠设置的第一导电层；位于相邻两层第一导电层之间或所述第一导电层与晶体管之间的第一导电插塞。


7.如权利要求1所述的形成方法，其特征在于，所述第二晶圆包括第二基底及位于所述第二基底上的第三介质层，所述第三介质层具有相对的第五面和第六面，所述第五面与所述第二基底表面相接触，所述第六面暴露出所述第二导电结构。


8.如权利要求7所述的形成方法，其特征在于，所述第六面暴露出的所述第二导电结构表面高于所述第六面。


9.如权利要求7所述的形成方法，其特征在于，所述第二晶圆还包括位于所述第六面表面的第四介质层，所述第四介质层具有相对的第七面和第八面，所述第七面与所述第六面相接触；位于所述第四介质层内的第二插塞，所述第二插塞与所述第二导电结构电连接，所述第八面暴露出所述第二插塞。


10.如权利要求9所述的形成方法，其特征在于，所述第八面暴露出的所述第二插塞表面高于所述第八面。


11.如权利要求1所述的形成方法，其特征在于，所述第二导电结构包括若干层重叠设置的第二导电层以及位于相邻两层第二导电层之间的第二导电插塞。


12.如权利要求1所述的形成方法，其特征在于，所述晶体管为PMOS晶体管和NMOS晶体管中的一者或两者。


13.一种如权利要求1至12任一项所述的形成方法所形成的半导体结构。


14.一种半导体结构，其特征在于，包括：

【专利技术属性】
技术研发人员：余兴，蒋维楠，
申请(专利权)人：芯盟科技有限公司，浙江清华长三角研究院，
类型：发明
国别省市：浙江;33