制造半导体器件的方法和半导体器件技术

一种制造半导体器件的方法包括：在半导体衬底上形成沿第一方向延伸的多个鳍结构。每个鳍结构包括靠近半导体衬底的第一区域和远离半导体衬底的第二区域。在第一相邻鳍结构对的第一区域之间形成导电层。在鳍结构的第二区域上方形成沿与第一方向基本垂直的第二方向延伸的栅电极结构，并且在栅电极结构上形成包括至少一条导线的金属化层。本发明专利技术的实施例还涉及半导体器件。

Methods of manufacturing semiconductor devices and semiconductor devices

【技术实现步骤摘要】
制造半导体器件的方法和半导体器件
本专利技术的实施例涉及制造半导体集成电路的方法，并且更具体地涉及制造包括鳍式场效应晶体管(FinFET)和/或全环栅(GAA)FET的半导体器件的方法以及半导体器件。
技术介绍
随着半导体行业在寻求更高器件密度、更高性能和更低成本的工艺中已经发展成纳米技术工艺节点，制造和设计问题的挑战引起了三维设计的发展，例如多栅极场效应晶体管(FET)，包括鳍式FET(FinFET)和全环栅(GAA)FET。在FinFET中，栅电极与沟道区的三个侧表面相邻，栅极介电层插入其间。因为栅极结构在三个表面上围绕(包裹)鳍，所以晶体管基本上具有三个栅极，栅极控制通过鳍或沟道区的电流。沟道的第四侧、底部进一步远离栅电极，因此不受栅极控制。相反，在GAAFET中，沟道区的所有侧表面都被栅电极围绕。随着晶体管尺寸不断缩小到低于10-15纳米的技术节点，需要进一步改进FinFET和GAAFET。
技术实现思路
本专利技术的实施例提供了一种制造半导体器件的方法，包括：在半导体衬底上形成沿第一方向延伸的多个鳍结构，其中，每个所述鳍结构包括靠近所述半导体衬底的第一区域和远离所述半导体衬底的第二区域；在第一相邻鳍结构对的所述第一区域之间形成导电层；在所述鳍结构的所述第二区域上方形成沿与所述第一方向垂直的第二方向延伸的栅电极结构；以及在所述栅电极结构上形成包括至少一条导线的金属化层。本专利技术的另一实施例提供了一种制造半导体器件的方法，包括：在半导体衬底上形成具有第一组分的第一半导体层；在所述第一半导体层上形成具有第二组分的第二半导体层；在所述第二半导体层上形成具有所述第一组分的另一第一半导体层；在所述另一第一半导体层上形成具有所述第二组分的另一第二半导体层；图案化所述第一半导体层、所述第二半导体层和所述半导体衬底以形成沿第一方向延伸的多个鳍结构，其中，所述鳍结构包括与所述半导体衬底相邻的第一区域和包括所述第一半导体层和所述第二半导体层的第二区域，所述第二区域包括在一对第二部分之间沿所述第一方向延伸的第一部分；在所述鳍结构上形成绝缘衬垫层；在所述鳍结构之间形成隔离绝缘层；从第一对相邻鳍结构之间去除所述隔离绝缘层；在所述第一对相邻鳍结构之间形成第一导电层；从所述鳍结构的所述第二区域去除所述绝缘衬垫层；从所述鳍结构的所述第二区域的第一部分去除所述第一半导体层，从而形成包括所述第二半导体层的纳米线；在所述鳍结构的所述第一部分上形成围绕所述纳米线的介电层和第二导电层，从而形成在垂直于所述第一方向的第二方向上延伸的栅电极结构；以及在所述栅电极结构上形成包括多条导线的金属化层。本专利技术的又一实施例提供了一种半导体器件，包括：多个鳍结构，沿第一方向延伸并且设置在半导体衬底上，其中，每个所述鳍结构包括靠近所述半导体衬底的第一区域和远离所述半导体衬底的第二区域；至少一个第一导电层，设置在相邻的一对鳍结构的所述第一区域之间；至少一个栅电极结构，在垂直于所述第一方向的第二方向上延伸并且设置在所述鳍结构的所述第二区域的第一部分上；以及金属化层，包括至少一条导线并且设置在所述栅电极结构上方。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1示出了根据本专利技术的实施例的制造GAAFET半导体器件的各个阶段之一的等距视图。图2示出了根据本专利技术的实施例的制造GAAFET半导体器件的各个阶段之一的等距视图。图3A至图3E示出了根据本专利技术的实施例的制造GAAFET半导体器件的各个阶段之一的视图。图3A是等距视图。图3B是沿图3A中的线A-A'截取的截面图。图3C是沿图3A中的线B-B'的截面图。图3D是沿图3A的线C-C'截取的截面图。图3E是沿图3A中的线D-D’截取的截面图。图4A至图4E示出了根据本专利技术的实施例的制造GAAFET半导体器件的各个阶段之一的视图。图4A是等距视图。图4B是沿图4A中的线A-A'截取的截面图。图4C是沿图4A的线B-B’截取的截面图。图4D是沿图4A的线C-C’截取的截面图。图4E是沿图4A的线D-D’截取的截面图。图5A至图5E示出了根据本专利技术的实施例的制造GAAFET半导体器件的各个阶段之一的视图。图5A是等距视图。图5B是沿图5A中的线A-A'截取的截面图。图5C是沿图5A的线B-B’截取的截面图。图5D是沿图5A的线C-C’截取的截面图。图5E是沿图5A的线D-D’截取的截面图。图6A至图6E示出了根据本专利技术的实施例的制造GAAFET半导体器件的各个阶段之一的视图。图6A是等距视图。图6B是沿图6A中的线A-A'截取的截面图。图6C是沿图6A的线B-B’截取的截面图。图6D是沿图6A中的线C-C'截取的截面图。图6E是沿图6A的线D-D’截取的截面图。图7A至图7E示出了根据本专利技术的实施例的制造GAAFET半导体器件的各个阶段之一的视图。图7A是等距视图。图7B是沿图7A中的线A-A'截取的截面图。图7C是沿图7A的线B-B’截取的截面图。图7D是沿图7A中的线C-C'截取的截面图。图7E是沿图7A的线D-D’截取的截面图。图8A至图8E示出了根据本专利技术的实施例的制造GAAFET半导体器件的各个阶段之一的视图。图8A是等距视图。图8B是沿图8A中的线A-A'截取的截面图。图8C是沿图8A的线B-B’截取的截面图。图8D是沿图8A中的线C-C'截取的截面图。图8E是沿图8A的线D-D’截取的截面图。图9A至图9E示出了根据本专利技术的实施例的制造GAAFET半导体器件的各个阶段之一的视图。图9A是等距视图。图9B是沿图9A中的线A-A'截取的截面图。图9C是沿图9A的线B-B’截取的截面图。图9D是沿图9A中的线C-C'截取的截面图。图9E是沿图9A的线D-D’截取的截面图。图10A至图10E示出了根据本专利技术的实施例的制造GAAFET半导体器件的各个阶段之一的视图。图10A是等距视图。图10B是沿图10A中的线A-A'截取的截面图。图10C是沿图10A的线B-B’截取的截面图。图10D是沿图10A中的线C-C'截取的截面图。图10E是沿图10A的线D-D’截取的截面图。图11A至图11E示出了根据本专利技术的实施例的制造GAAFET半导体器件的各个阶段之一的视图。图11A是等距视图。图11B是沿图11A中的线A-A'截取的截面图。图11C是沿图11A的线B-B’截取的截面图。图11D是沿图11A中的线C-C'截取的截面图。图11E是沿图11A的线D-D’截取的截面图。图12A至图12E示出了根据本专利技术的实施例的制造GAAFET半导体器件的各个阶段之一的视图。图12A是等距视图。图12B是沿图12A中的线A-A'截取的截面图。图12C是沿图12A的线B-B’截取的截面图。图12D是沿图12A中的线C-C'截取的截面图。图12E是沿图12A的线D-D’截取的截面图。<本文档来自技高网...

【技术保护点】
1.一种制造半导体器件的方法，包括：/n在半导体衬底上形成沿第一方向延伸的多个鳍结构，其中，每个所述鳍结构包括靠近所述半导体衬底的第一区域和远离所述半导体衬底的第二区域；/n在第一相邻鳍结构对的所述第一区域之间形成导电层；/n在所述鳍结构的所述第二区域上方形成沿与所述第一方向垂直的第二方向延伸的栅电极结构；以及/n在所述栅电极结构上形成包括至少一条导线的金属化层。/n

【技术特征摘要】
20180702 US 62/693,180;20190221 US 16/281,6791.一种制造半导体器件的方法，包括：
在半导体衬底上形成沿第一方向延伸的多个鳍结构，其中，每个所述鳍结构包括靠近所述半导体衬底的第一区域和远离所述半导体衬底的第二区域；
在第一相邻鳍结构对的所述第一区域之间形成导电层；
在所述鳍结构的所述第二区域上方形成沿与所述第一方向垂直的第二方向延伸的栅电极结构；以及
在所述栅电极结构上形成包括至少一条导线的金属化层。


2.根据权利要求1所述的方法，其中，形成多个鳍结构包括在所述鳍结构的所述第二区域中形成纳米线结构。


3.根据权利要求2所述的方法，其中，形成所述栅电极结构包括：
在所述纳米线结构的至少一条线上形成栅极介电层；以及
在所述栅极介电层上形成栅电极层，
其中，所述栅极介电层和所述栅电极层环绕所述纳米线结构的所述至少一条线。


4.根据权利要求1所述的方法，其中，形成所述导电层包括：
在多个相邻的鳍结构对之间形成绝缘材料层；
从至少一对相邻的鳍结构之间去除所述绝缘材料层；以及
在去除所述绝缘材料层之后，在所述至少一对相邻的鳍结构之间形成所述导电层。


5.根据权利要求1所述的方法，还包括在所述金属化层与所述栅电极结构和所述鳍结构之间形成第一绝缘层。


6.根据权利要求5所述的方法，还包括在所述第一绝缘层中形成导电通孔，其中，所述导电通孔连接所述导电层和所述金属化层。


7.根据权利要求1所述的方法，还包括形成第二绝缘层，所述第二绝缘层填充第二相邻鳍结构对之间的空间，在所述空间中没有形成导电层。


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【专利技术属性】
技术研发人员：江宏礼，陈奕升，周雷峻，陈志良，陈自强，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71