一种半导体结构及其制作方法技术

本发明专利技术提供一种半导体结构及其制作方法，该方法包括以下步骤：提供一衬底，所述衬底上形成有层堆叠结构，所述层堆叠结构中设有多个沟道孔，所述沟道孔自所述层堆叠结构顶面开口，并往所述层堆叠结构底面方向延伸；形成栅介质膜层于所述沟道孔的侧壁与底面；形成屏障层于所述栅介质膜层表面；形成沟道材料层于所述屏障层表面。本发明专利技术的半导体结构及其制作方法在栅介质膜层与沟道材料层之间增加了屏障层，相对于栅介质膜层中的隧穿层，该屏障层具有更高的势垒高度、更大的致密度及更少的陷阱能级，使得存储器件在数据保持过程中，阻挡电子的能力进一步增强，有效避免了电子从隧穿层中逸出，从而改善了存储器件的IVS问题，提高了数据保持力。

【技术实现步骤摘要】
一种半导体结构及其制作方法
本专利技术属于半导体集成电路领域，涉及一种半导体结构及其制作方法。
技术介绍
现有的存储器制作工艺中，通常在阻挡层-存储层-隧穿层的栅介质膜层沉积后直接沉积沟道孔多晶硅层，使得数据保持过程中阻挡电子从隧穿层逃逸的能力变弱，进而降低器件性能，特别是导致严重的初始阈值偏移(InitialThresholdShift，简称IVS)问题和较差的数据保持力等，其中，IVS指的是在短时间(一般是1s内)的阈值电压的变化。因此，如何设计一种新的半导体结构及其制作方法，以改善上述问题，成为本领域技术人员亟待解决的一个重要技术问题。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种半导体结构及其制作方法，用于解决现有技术中电子容易从隧穿层逃逸，导致器件性能降低的问题。为实现上述目的及其他相关目的，本专利技术提供一种半导体结构的制作方法，包括以下步骤：提供一衬底，所述衬底上形成有层堆叠结构，所述层堆叠结构中设有多个沟道孔，所述沟道孔自所述层堆叠结构顶面开口，并往所述层堆叠结构底面方向延伸；形成栅介质膜层于所述沟道孔的侧壁与底面；形成屏障层于所述栅介质膜层表面；形成沟道材料层于所述屏障层表面。可选地，所述栅介质膜层自所述沟道孔壁往所述屏障层方向依次包括阻挡层、存储层及隧穿层。可选地，所述屏障层的势垒高度大于所述隧穿层的势垒高度，所述屏障层的致密度大于所述隧穿层的致密度，所述屏障层的陷阱能级少于所述隧穿层的陷阱能级。可选地，所述阻挡层包括氧化硅层及高介电常数(K)材料层中的至少一种，所述隧穿层包括氧化硅层、含N、O、Si元素的膜层及高介电常数(K)材料层中的至少一种，所述高介电常数(K)材料层的介电常数大于3.9，所述存储层包括多陷阱态材料，且所述存储层的势垒高度低于所述阻挡层的势垒高度及所述隧穿层的势垒高度。可选地，所述屏障层的材质包括氧化物。可选地，采用机台原位水汽生成氧化法形成所述屏障层。可选地，所述屏障层的厚度不低于一个原子层厚度。可选地，所述衬底中形成有下接触部，所述下接触部贯穿所述衬底与所述层堆叠结构之间的界面，所述沟道孔的底部延伸至所述下接触部的顶面。可选地，形成所述屏障层之后，还包括形成接触孔于所述沟道孔底部的步骤，所述接触孔贯穿所述沟道孔底部的所述屏障层及所述栅介质膜层以暴露出所述下接触部的至少一部分，所述沟道材料层与所述下接触部的暴露表面连接。可选地，还包括形成绝缘介质层于所述沟道材料层表面的步骤，所述绝缘介质层填充于所述接触孔及所述沟道孔中，且所述绝缘介质层的顶面低于所述层堆叠结构的顶面。可选地，还包括形成上接触部于所述沟道孔中的步骤，所述上接触部位于所述绝缘介质层上方，并与所述沟道材料层连接。可选地，所述层堆叠结构中包括至少一栅极层，所述栅介质膜层连接于所述栅极层的侧面；或者所述层堆叠结构中包括至少一栅极牺牲层，所述栅介质膜层连接于所述栅极牺牲层的侧面。本专利技术还提供一种半导体结构，包括：衬底；层堆叠结构，位于所述衬底上；多个沟道孔，自所述层堆叠结构顶面开口，并往所述层堆叠结构底面方向延伸；栅介质膜层，位于所述沟道孔的侧壁与底面；屏障层，位于所述栅介质膜层表面；沟道材料层，位于所述屏障层表面。可选地，所述栅介质膜层自所述沟道孔壁往所述屏障层方向依次包括阻挡层、存储层及隧穿层。可选地，所述屏障层的势垒高度大于所述隧穿层的势垒高度，所述屏障层的致密度大于所述隧穿层的致密度，所述屏障层的陷阱能级少于所述隧穿层的陷阱能级。可选地，所述阻挡层包括氧化硅层及高介电常数(K)材料层中的至少一种，所述隧穿层包括氧化硅层及高介电常数(K)材料层中的至少一种，所述高介电常数(K)材料层的介电常数大于3.9，所述存储层包括多陷阱态材料，且所述存储层的势垒高度低于所述阻挡层的势垒高度及所述隧穿层的势垒高度。可选地，所述屏障层的材质包括采用机台原位水汽生成氧化法形成的氧化物。可选地，所述屏障层的厚度不低于一个原子层厚度。可选地，所述衬底中形成有下接触部，所述下接触部贯穿所述衬底与所述层堆叠结构之间的界面，所述沟道材料层贯穿所述沟道孔底部的所述阻挡层及所述隧穿层，并与所述下接触部的暴露表面连接。可选地，所述沟道材料层表面还具有绝缘介质层，所述绝缘介质层填充于所述接触孔中，且所述绝缘介质层的顶面低于所述层堆叠结构的顶面。可选地，所述沟道孔中还具有上接触部，所述上接触部位于所述绝缘介质层上方，并与所述沟道材料层连接。可选地，所述层堆叠结构中包括至少一栅极层，所述栅介质膜层连接于所述栅极层的侧面。如上所述，本专利技术的半导体结构及其制作方法在栅介质膜层与沟道材料层之间增加了屏障层，相对于栅介质膜层中的隧穿层，该屏障层具有更高的势垒高度、更大的致密度及更少的陷阱能级，使得存储器件在数据保持过程中，阻挡电子的能力进一步增强，有效避免了电子从隧穿层中逸出，从而改善了存储器件的IVS问题，提高了数据保持力。附图说明图1显示为一种示例半导体结构的制作方法形成沟道孔的横截面示意图。图2显示为一种示例半导体结构的制作方法形成栅介质膜层的横截面示意图。图3显示为图2所示结构的沟道孔局部俯视图。图4显示为一种示例半导体结构的制作方法形成沟道材料层的横截面示意图。图5显示为图4所示结构的沟道孔局部俯视图。图6显示为图4所示结构的能带结构示意图。图7显示为本专利技术的半导体结构的制作方法的工艺流程图。图8显示为本专利技术的半导体结构的制作方法形成沟道孔的横截面示意图。。图9显示为本专利技术的半导体结构的制作方法形成栅介质膜层的横截面示意图。图10显示为图9所示结构的沟道孔局部俯视图。图11显示为本专利技术的半导体结构的制作方法形成屏障层的横截面示意图。图12显示为图11所示结构的沟道孔局部俯视图。图13显示为本专利技术的半导体结构的制作方法形成沟道材料层的横截面示意图。图14显示为图13所示结构的沟道孔局部俯视图。图15显示为本专利技术的半导体结构的能带结构示意图。元件标号说明101衬底102层堆叠结构103下接触部104沟道孔105栅介质膜层105a隧穿层105b存储层105c阻挡层106沟道材料层107绝缘介质层108上接触部201衬底202层堆叠结构202a栅极层202b绝缘层203下接触部204沟道孔205栅介质膜层205a隧穿层205b存储层205c阻挡层206屏障层207沟道材料层208绝缘介质层209上接触部210气隙具体实施方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。请参阅图1至图15。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本专利技术的半导体结构适用于多种存储器件，包括但不限于三维半导体存储器件。请参阅图1至图5，显示为一种示例半导体结构的制作方法各步骤所呈现的结构示意图。如图1所示，显示为在层堆叠结构102中形成本文档来自技高网...

【技术保护点】
1.一种半导体结构的制作方法，其特征在于，包括以下步骤：提供一衬底，所述衬底上形成有层堆叠结构，所述层堆叠结构中设有多个沟道孔，所述沟道孔自所述层堆叠结构顶面开口，并往所述层堆叠结构底面方向延伸；形成栅介质膜层于所述沟道孔的侧壁与底面；形成屏障层于所述栅介质膜层表面；形成沟道材料层于所述屏障层表面。

【技术特征摘要】
1.一种半导体结构的制作方法，其特征在于，包括以下步骤：提供一衬底，所述衬底上形成有层堆叠结构，所述层堆叠结构中设有多个沟道孔，所述沟道孔自所述层堆叠结构顶面开口，并往所述层堆叠结构底面方向延伸；形成栅介质膜层于所述沟道孔的侧壁与底面；形成屏障层于所述栅介质膜层表面；形成沟道材料层于所述屏障层表面。2.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述栅介质膜层自所述沟道孔壁往所述屏障层方向依次包括阻挡层、存储层及隧穿层。3.根据权利要求2所述的半导体结构的制作方法，其特征在于：所述屏障层的势垒高度大于所述隧穿层的势垒高度，所述屏障层的致密度大于所述隧穿层的致密度，所述屏障层的陷阱能级少于所述隧穿层的陷阱能级。4.根据权利要求2所述的半导体结构的制作方法，其特征在于：所述阻挡层包括氧化硅层及高介电常数材料层中的至少一种，所述隧穿层包括氧化硅层、含N、O、Si元素的膜层及高介电常数材料层中的至少一种，所述高介电常数材料层的介电常数大于3.9，所述存储层包括多陷阱态材料，且所述存储层的势垒高度低于所述阻挡层的势垒高度及所述隧穿层的势垒高度。5.根据权利要求1或3所述的半导体结构的制作方法，其特征在于：所述屏障层的材质包括氧化物。6.根据权利要求5所述的半导体结构的制作方法，其特征在于：采用机台原位水汽生成氧化法形成所述屏障层。7.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述屏障层的厚度不低于一个原子层厚度。8.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述衬底中形成有下接触部，所述下接触部贯穿所述衬底与所述层堆叠结构之间的界面，所述沟道孔的底部延伸至所述下接触部的顶面。9.根据权利要求8所述的半导体结构的制作方法，其特征在于：形成所述屏障层之后，还包括形成接触孔于所述沟道孔底部的步骤，所述接触孔贯穿所述沟道孔底部的所述屏障层及所述栅介质膜层以暴露出所述下接触部的至少一部分，所述沟道材料层与所述下接触部的暴露表面连接。10.根据权利要求8所述的半导体结构的制作方法，其特征在于：还包括形成绝缘介质层于所述沟道材料层表面的步骤，所述绝缘介质层填充于所述接触孔及所述沟道孔中，且所述绝缘介质层的顶面低于所述层堆叠结构的顶面。11.根据权利要求10所述的半导体结构的制作方法，其特征在于：还包括形成上接触部于所述沟道孔中的步骤，所述上接触部位于所述绝缘...

【专利技术属性】
技术研发人员：欧阳颖洁，王启光，苏睿，夏志良，刘藩东，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42