具有强极化耦合的半导体器件制造技术

提供了一种半导体器件和制造半导体器件的方法。所述半导体器件包括沟道、栅极以及在沟道和栅极之间的多层栅极绝缘体结构。所述多层栅极绝缘体结构包括至少一个铁电层和至少一个介电层。所述至少一个铁电层和所述至少一个介电层共享至少一个界面并具有强极化耦合。

【技术实现步骤摘要】
具有强极化耦合的半导体器件相关申请的交叉引用本申请要求2018年4月16日在美国专利商标局提交的美国临时专利申请系列号62/658,538以及2018年9月25日在美国专利商标局提交的非临时专利申请序列号16/141,767的优先权，其全部内容引入本文作为参考。
技术介绍
为了将MOS器件缩放到更小的节点，可以在栅极堆叠中使用高介电常数(高κ)材料。例如，栅极堆叠可以包括邻接沟道的界面介电层(IL)和IL层上的高κ层。IL和高κ层的组合具有等效的氧化物厚度(EOT)。EOT是氧化硅层的厚度，其具有与IL和高κ层的组合相同的效果。用于进一步EOT缩放的当前方法包括改变IL的组成以增加IL的κ值或者设计高κ层以增加其介电常数。这些方法取得了有限的成功。高κ介电具有较低的介电常数阻挡(barrier)，其导致泄漏增加。由于泄漏的增加和迁移率的降低，以及已知绝缘体堆叠的实际限制，EOT缩放可能是有问题的。还提出了在栅极堆叠中具有铁电层的MOS器件。由于瞬态负电容，使用铁电层可能导致低于60mV/dec的亚阈值斜率，然而由于开关速度限制和铁电开关中的功率耗散，这可能对低功率器件无用。还存在关注于铁电层与MOS栅极电容的其余部分(诸如IL和沟道)之间的电容匹配条件的传统方法。然而，从这些方法中不能清楚的是可以实现稳定的负电容的期望效果或者MOS器件将不会由于其他原因而遭受性能下降，例如如果铁电层在操作期间切换。因此，期望的是具有较低EOT的改进的MOS器件，其可以扩展到更高的面密度。附图说明图1A和1B是描绘包括具有强极化耦合的多层栅极绝缘体结构的半导体器件的示例性实施例的图。图2是描绘包括具有强极化耦合的多层栅极绝缘体结构的半导体器件的另一示例性实施例的图。图3描绘了具有强极化耦合的多层栅极绝缘体结构的一部分的示例性实施例。图4描绘了具有强极化耦合的多层栅极绝缘体结构的一部分的另一示例性实施例。图5描绘了具有强极化耦合的多层栅极绝缘体结构的一部分的另一示例性实施例。图6是描绘用于制造包括具有强极化耦合的多层栅极绝缘体结构的半导体器件的方法的示例性实施例的流程图。图7是描绘用于制造具有强极化耦合的多层栅极绝缘体结构的方法的示例性实施例的流程图。具体实施方式示例性实施例涉及具有包括具有强极化耦合的至少一个铁电层和至少一个介电层的栅极堆叠的半导体器件。呈现以下描述以使得本领域普通技术人员能够制造和使用本专利技术，并且在专利申请及其要求的情况下提供以下描述。对示例性实施例的各种修改以及本文描述的一般原理和特征将是显而易见的。主要根据特定实现中提供的特定方法和系统来描述示例性实施例。然而，这些方法和系统将在其他实现中有效地操作。诸如“示例性实施例”、“一个实施例”以及“另一个实施例”之类的短语可以指代相同或不同的实施例以及多个实施例。将相对于具有某些组件的系统和/或设备来描述实施例。然而，系统和/或设备可以包括比所示组件更多或更少的组件，并且可以在不脱离本专利技术的范围的情况下进行组件的布置和类型的变化。还将在具有某些步骤的特定方法的上下文中描述示例性实施例。然而，该方法和系统对于具有不同和/或附加步骤以及与示例性实施例不同但不矛盾的顺序的步骤的其他方法有效地操作。因此，本专利技术不限于所示的实施例，而是与符合本文所述的原理和特征的最宽范围相一致。在描述本专利技术的上下文中(特别是在以下权利要求的上下文中)使用术语“一”和“一个”和“该”以及类似的指示物应被解释为涵盖单数和复数，除非本文另有说明或明确与上下文相矛盾。除非另有说明，否则术语“包含”、“具有”、“包括”以及“含有”应被解释为开放式术语(即，意味着“包括但不限于”)。除非另外定义，否则本文使用的所有技术和科学术语具有与本专利技术所属领域的普通技术人员通常理解的含义相同的含义。应注意，除非另有说明，否则本文提供的任何和所有实例或示例性术语的使用仅旨在更好地说明本专利技术，而不是对本专利技术范围的限制。此外，除非另外定义，否则可能不会过度解释在通常使用的词典中定义的所有术语。描述了一种半导体器件和用于提供半导体器件的方法。半导体器件包括沟道、栅极以及在栅极和沟道之间的多层栅极绝缘体结构。多层栅极绝缘体结构包括至少一个铁电层和至少一个介电层。铁电层和介电层共享界面并具有强极化耦合。图1A和1B是描绘半导体器件100的示例性实施例的图，该半导体器件100包括具有强极化耦合的多层栅极绝缘体结构110和集成到阵列130中的多个这样的半导体器件100A、100B以及100C。为简单起见，仅示出了半导体器件100和130的一部分，并且图1A-1B未按比例绘制。半导体器件100可以是诸如金属氧化物半导体(MOS)晶体管的晶体管。半导体器件100形成在半导体衬底102上并且至少包括沟道104、栅极介电结构106以及栅极120。用于半导体器件100的栅极堆叠可以包括栅极介电结构106和栅极120。还可以包括源极(未明确示出)、漏极(未明确示出)和/或其他组件。栅极介电结构106包括多层栅极绝缘体结构110。在一些实施例中，栅极介电结构106仅由多层栅极绝缘体结构110形成。在其他实施例中，可以包括附加层。所示的半导体器件100是平面器件。然而，包括但不限于finFET和全环栅极器件的其他几何形状可以用于半导体器件100。栅极120和沟道104可以由已知材料制成。例如，沟道104可以包括Si、SiGe合金、至少一种III-V材料以及至少一种过渡金属二硫属化物化合物中的至少一种。栅极120可以包括诸如钌酸锶氧化物(SRO)和/或TiN的材料。多层栅极绝缘体结构110包括至少一个铁电层和至少一个介电层。例如，多层栅极绝缘体结构110可以是由单个介电层和单个铁电层组成的双层。在其他实施例中，多层栅极绝缘体结构110可以包括三层或更多层。在这样的实施例中，铁电层和介电层是交错的。铁电层和介电层共享界面。最靠近沟道104的介电层可以是界面介电层，其也与沟道104共享另一个界面。在其他实施例中，铁电层可以被放置得更靠近沟道104(并且可以与沟道104共享另一个界面)。铁电层和介电层具有强极化耦合。如本文所用，极化是指靠近界面并垂直于界面的电极化的分量。在铁电层和介电层之间的强极化耦合使得铁电层的垂直于界面并靠近界面的电极化的分量强烈地耦合到垂直于界面并靠近界面的介电层的电极化。在一些实施例中，这通过在介电层上外延形成铁电层来实现。在一些实施例中，铁电层和介电层之间的强极化耦合使得铁电层的电极化和介电层的电极化在彼此的百分之二十之内。同样，这些电极化是垂直于界面并接近界面的分量。在一些这样的实施例中，层的极化在彼此的百分之十之内。在其他实施例中，层的极化在彼此的百分之二之内。由于强极化耦合，结构110中的一个或多个铁电层可以用作小的极化的介电。因此，铁电-介电组合可以表现为比单独的介电层具有更高k的高k介电。图1B描绘了集成到器件130中的半导体器件100A、100B以及100C(统称为半导体器件100)。尽管仅示出了三个半导体器件100A、100B以及100C，但是通常将不同(例如，更大)数量的器件并入单个半导体中。因为每个可以是不同的，所以每个半导体器件100A、100B以及100C被不同地标记。每个半导体器本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：沟道；多层栅极绝缘体结构，包括至少一个铁电层和至少一个介电层，所述至少一个铁电层和所述至少一个介电层共享至少一个界面并具有强极化耦合；以及栅极，所述多层栅极绝缘体结构位于所述栅极和所述沟道之间。

【技术特征摘要】
2018.04.16 US 62/658,538;2018.09.25 US 16/141,7671.一种半导体器件，包括：沟道；多层栅极绝缘体结构，包括至少一个铁电层和至少一个介电层，所述至少一个铁电层和所述至少一个介电层共享至少一个界面并具有强极化耦合；以及栅极，所述多层栅极绝缘体结构位于所述栅极和所述沟道之间。2.如权利要求1所述的半导体器件，其中所述至少一个铁电层具有第一极化，所述至少一个介电层具有第二极化，所述强极化耦合使得所述第一极化和所述第二极化在彼此的百分之二十之内。3.如权利要求2所述的半导体器件，其中所述第一极化和所述第二极化在彼此的百分之十之内。4.如权利要求2所述的半导体器件，其中所述第一极化和所述第二极化在彼此的百分之二之内。5.如权利要求1所述的半导体器件，其中所述至少一个铁电层包括第一铁电层，所述至少一个介电层包括第一介电层，所述第一铁电层与所述第一介电层共享所述至少一个界面的第一界面，所述多层栅极绝缘体结构具有界面极化耦合常数(λ)，所述界面极化耦合常数(λ)是大于-1乘以αFE乘以tFE(λ>-αFE*tFE)以及大于αFE的绝对值乘以tFE(λ>|αFE|*tFE)中的至少一个，其中αFE是铁电层的材料参数，并且tFE是铁电层的厚度。6.如权利要求1所述的半导体器件，其中所述至少一个铁电层包括第一铁电层，所述至少一个介电层包括第一介电层和第二介电层，所述第一铁电层与所述第一介电层共享所述至少一个界面的第一界面，所述第一铁电层与所述第二介电层共享所述至少一个界面的第二界面，所述多层栅极绝缘体结构具有用于所述第一界面的第一界面极化耦合常数(λ1)和用于所述第二界面的第二界面极化耦合常数(λ2)，使得第一极化常数和第二界面极化常数之和是大于-1乘以αFE乘以tFE(λ1+λ2>-αFE*tFE)以及大于αFE的绝对值乘以tFE(λ1+λ2>|αFE|*tFE)中的至少一个，其中αFE是铁电层的材料参数，并且tFE是铁电层的厚度。7.如权利要求1所述的半导体器件，其中所述多层栅极绝缘体结构具有所述至少一个铁电层的总厚度(dFE)、所述至少一个介电层的总厚度(dDE)、界面极化耦合常数(λ)、所述至少一个铁电层的材料参数(αFE)以及所述至少一个介电层的材料参数(αDE)，使得：αDEdDE>|αFE|dFEλ/(λ–|αFE|dFE)其中所述至少一个铁电层的总厚度是所述至少一个铁电层中的每一个的至少一个厚度的总和，所述至少一个介电层的总厚度是所述至少一个介电层中的每一个的至少一个厚度的总和。8.如权利要求1所述的半导体器件，其中所述至少一个介电层包括钙钛矿氧化物、SrTiO3、Al2O3、SiO2以及SiON中的至少一种，所述至少一个铁电层包括铁电钙钛矿、(Pb(Zr-Ti)O3)、BaTiO...

【专利技术属性】
技术研发人员：JA基特尔，BJ奥布拉多维克，RM哈彻，T拉克什特，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR