半导体器件及其制造方法技术

本发明专利技术公开一种半导体器件，该半导体器件包括在衬底上的在基本上垂直于衬底的顶表面的第一方向上的下栅电极、在第一方向上在下栅电极上的上栅电极、以及在第一方向上延伸通过下栅电极和上栅电极的沟道结构。每个沟道结构包括下沟道结构、上沟道结构以及互连下沟道结构和上沟道结构的落着焊盘。第一沟道结构包括第一落着焊盘，第一落着焊盘在第一垂直高度处具有比第一沟道结构的下沟道结构的水平宽度充分地大的水平宽度。最靠近第一沟道结构的第二沟道结构包括第二落着焊盘，该第二落着焊盘在低于第一垂直高度的第二垂直高度处具有比第二沟道结构的下沟道结构的水平宽度充分地大的水平宽度。

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术构思涉及半导体器件及其制造方法，更具体地，涉及包括在垂直方向上延伸的沟道结构的半导体器件及其制造方法。
技术介绍
随着存储器件的集成增加，代替具有传统平面晶体管结构的存储器件，正在开发具有垂直晶体管结构的存储器件。具有垂直晶体管结构的存储器件还可以包括在垂直方向上从衬底延伸的沟道结构。然而，随着存储器件的集成增加，用于制造所述存储器件的工艺变得越来越困难，因此，根据所述工艺制造的存储器件的电特性可能日益恶化。
技术实现思路
本专利技术构思提供了一种具有优异电特性和大的集成度的半导体器件。根据一些示例实施方式，一种半导体器件可以包括在衬底上在基本上垂直于衬底的顶表面的第一方向上的多个下栅电极、在所述多个下栅电极上在第一方向上的多个上栅电极、以及多个沟道结构，所述多个上栅电极在第一方向上彼此间隔开。所述多个沟道结构中的每个沟道结构可以在第一方向上既延伸穿过所述多个下栅电极又延伸穿过所述多个上栅电极。所述多个沟道结构中的每个沟道结构可以包括穿透所述多个下栅电极的下沟道结构、穿透所述多个上栅电极的上沟道结构、以及将下沟道结构互连到上沟道结构的落着焊盘。所述多个沟道结构中的第一沟道结构包括第一落着焊盘，第一落着焊盘在第一垂直高度处具有比第一沟道结构的第一下沟道结构的水平宽度充分地大的水平宽度。所述多个沟道结构中的最靠近第一沟道结构的第二沟道结构可以包括第二落着焊盘，该第二落着焊盘在第二垂直高度处具有比第二沟道结构的第二下沟道结构的水平宽度充分地大的水平宽度，该第二垂直高度低于第一垂直高度。根据一些示例实施方式，一种半导体器件可以包括在衬底上在基本上垂直于衬底的顶表面的第一方向上的多个下栅电极、在第一方向上在所述多个下栅电极上的多个上栅电极、以及多个沟道结构，所述多个上栅电极在第一方向上彼此间隔开。所述多个沟道结构中的每个沟道结构可以在第一方向上既延伸穿过所述多个下栅电极又延伸穿过所述多个上栅电极。所述多个沟道结构中的每个沟道结构可以包括穿透所述多个下栅电极的下沟道结构、穿透所述多个上栅电极的上沟道结构、以及将下沟道结构互连到上沟道结构的落着焊盘。所述多个沟道结构中的第一沟道结构可以包括第一落着焊盘，第一落着焊盘在第一垂直高度处具有第一落着焊盘的最大水平宽度。所述多个沟道结构中的最靠近第一沟道结构的第二沟道结构可以包括第二落着焊盘，第二落着焊盘在充分地低于第一垂直高度的第二垂直高度处具有第二落着焊盘的最大水平宽度。根据一些示例实施方式，一种半导体器件可以包括在基本上垂直于衬底的顶表面的第一方向上在衬底上的多个下栅电极、在第一方向上在所述多个下栅电极上的多个上栅电极、第一沟道结构和第二沟道结构，所述多个上栅电极在第一方向上彼此间隔开，第一沟道结构在第一方向上延伸并包括穿透下栅电极的第一下沟道结构、穿透上栅电极的第一上沟道结构、以及在第一下沟道结构和第一上沟道结构之间的第一落着焊盘，第二沟道结构在第一方向上延伸并且在平行于衬底的顶表面的第二方向上与第一沟道结构间隔开并且包括穿透下栅电极的第二下沟道结构、穿透上栅电极的第二上沟道结构、以及在第二下沟道结构和第二上沟道结构之间的第二落着焊盘。第一上沟道结构的底表面可以在第一垂直高度处接触第一落着焊盘，并且第二上沟道结构的底表面可以在充分地低于第一垂直高度的第二垂直高度处接触第二落着焊盘。附图说明通过以下结合附图的详细描述，将更清楚地理解本专利技术构思的示例实施方式，其中：图1是根据一些示例实施方式的半导体器件的存储单元阵列的等效电路图；图2是根据一些示例实施方式的半导体器件的代表性部件的平面图，图3是沿图2中的线III-III'截取的截面图，图4是图3中的部分CX1的放大截面图；图5A是在图3的第一高度处的水平截面图，图5B是在图3的第二高度处的水平截面图，图5C是在图3的第三高度处的水平截面图；图6A、6B、6C和6D是根据一些示例实施方式的半导体器件中包括的栅极绝缘层的各种配置的截面图；图7是根据一些示例实施方式的半导体器件的截面图，图8是图7的部分CX3的放大图；图9是根据一些示例实施方式的半导体器件的截面图；图10是根据一些示例实施方式的半导体器件的截面图；图11是示出根据一些示例实施方式的半导体器件的典型配置的平面图，图12是沿着图11的线XIIA-XIIA'和线XIIB-XIIB'截取的截面图；图13是根据一些示例实施方式的半导体器件的截面图；图14是根据一些示例实施方式的半导体器件的截面图；和图15、图16和图17、图18A、图18B和图18C以及图19、图20、图21和图22是顺序示出根据一些示例实施方式的制造半导体器件的方法的截面图。具体实施方式在下文中，将参考附图详细描述示例实施方式。图1是根据一些示例实施方式的半导体器件的存储单元阵列MCA的等效电路图，更具体地，图1是具有垂直沟道结构的垂直NAND快闪存储器件的等效电路图。参考图1，存储单元阵列MCA可以包括在衬底(未示出)上在垂直方向(图1中的Z方向)上布置的多个存储单元串MS。每个存储单元串MS可以包括串联连接的多个存储单元MC1、MC2、......、MCn-1和MCn、串选择晶体管SST和地选择晶体管GST，其中n是大于2的整数。存储单元MC1、MC2、......、MCn-1和MCn可以存储数据，并且多条字线WL1、WL2、......、WLn-1和WLn可以连接到存储单元MC1、MC2、......、MCn-1和MCn并且分别控制相应的存储单元MC1、MC2、......、MCn-1和MCn。地选择晶体管GST的栅极端子可以连接到地选择线GSL，并且地选择晶体管GST的源极端子可以连接到公共源极线CSL。串选择晶体管SST的栅极端子可以连接到串选择线SSL，串选择晶体管SST的源极端子可以连接到存储单元MCn的漏极端子，并且串选择晶体管SST的漏极端子SST可以连接到多条位线BL(BL1、BL2、......和BLm)中的相应位线，其中m是大于2的整数。图1示出了每个存储单元串MS包括一个地选择晶体管GST和一个串选择晶体管SST的示例。在一些示例实施方式中，多个地选择晶体管GST和多个串选择晶体管SST可以布置在每个存储单元串MS中。当通过串选择线SSL将信号施加到串选择晶体管SST的栅极端子时，可以将通过位线BL施加的信号提供给存储单元MC1、MC2、......、MCn-1和MCn，因此，可以执行数据写入操作。当通过地选择线GSL将信号施加到地选择晶体管GST的栅极端子时，可以执行用于擦除存储单元MC1、MC2、......、MCn-1和MCn的操作。图2至图4和图5A至图5C是用于描述根据一些示例实施方式的半导体器件100的图。图2是根据一些示例实施方式的半导体器件100的代表性部件的平面图，图3是沿图2中的线III-III'截取的截面图，图4是图3中的部分CX1的放大截面图。图5A是在图3中的第一高度LV1处的水平截面图，图5B是在图3的第二高度LV2处的水平截面图，图5C是在图3的第三高度LV3处的水平截面图。参考图2至图5C，半导体器件100可以包括设置在衬底110的存储单元区域MCR上的存储单元阵列MCA。存储单元阵列MCA可以是具有垂直沟本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：在衬底上在基本垂直于所述衬底的顶表面的第一方向上的多个下栅电极；在所述多个下栅电极上在所述第一方向上的多个上栅电极，所述多个上栅电极在所述第一方向上彼此间隔开；和多个沟道结构，所述多个沟道结构中的每个沟道结构在所述第一方向上既延伸穿过所述多个下栅电极又延伸穿过所述多个上栅电极，所述多个沟道结构中的每个沟道结构包括：穿过所述多个下栅电极的下沟道结构，穿过所述多个上栅电极的上沟道结构，和将所述下沟道结构与所述上沟道结构互连的落着焊盘，其中，所述多个沟道结构中的第一沟道结构包括第一落着焊盘，所述第一落着焊盘在所述第一垂直高度处具有比所述第一沟道结构的第一下沟道结构的水平宽度大的水平宽度，其中，所述多个沟道结构中的第二沟道结构包括第二落着焊盘，该第二沟道结构最靠近所述第一沟道结构，所述第二落着焊盘在第二垂直高度处具有比所述第二沟道结构的第二下沟道结构的所述水平宽度大的水平宽度，所述第二垂直高度低于所述第一垂直高度。

【技术特征摘要】
2018.04.04 KR 10-2018-00393371.一种半导体器件，包括：在衬底上在基本垂直于所述衬底的顶表面的第一方向上的多个下栅电极；在所述多个下栅电极上在所述第一方向上的多个上栅电极，所述多个上栅电极在所述第一方向上彼此间隔开；和多个沟道结构，所述多个沟道结构中的每个沟道结构在所述第一方向上既延伸穿过所述多个下栅电极又延伸穿过所述多个上栅电极，所述多个沟道结构中的每个沟道结构包括：穿过所述多个下栅电极的下沟道结构，穿过所述多个上栅电极的上沟道结构，和将所述下沟道结构与所述上沟道结构互连的落着焊盘，其中，所述多个沟道结构中的第一沟道结构包括第一落着焊盘，所述第一落着焊盘在所述第一垂直高度处具有比所述第一沟道结构的第一下沟道结构的水平宽度大的水平宽度，其中，所述多个沟道结构中的第二沟道结构包括第二落着焊盘，该第二沟道结构最靠近所述第一沟道结构，所述第二落着焊盘在第二垂直高度处具有比所述第二沟道结构的第二下沟道结构的所述水平宽度大的水平宽度，所述第二垂直高度低于所述第一垂直高度。2.如权利要求1所述的半导体器件，其中，所述第一个落着焊盘包括在所述第一下沟道结构上的第一下连接；和在所述第一下连接上的第一焊盘，所述第一焊盘具有比所述第一下连接的水平宽度大的水平宽度，以及所述第二落着焊盘包括在所述第二下沟道结构上的第二下连接；和在所述第二下连接上的第二焊盘，所述第二焊盘具有比所述第二下连接的水平宽度大的水平宽度。3.如权利要求2所述的半导体器件，其中，所述第一焊盘的所述水平宽度大于所述第一下沟道结构的所述水平宽度，以及所述第二焊盘的所述水平宽度大于所述第二下沟道结构的所述水平宽度。4.如权利要求2所述的半导体器件，其中所述第一焊盘的底表面位于比所述第二焊盘的顶表面的高度高的高度处，并且所述第一焊盘和所述第二焊盘在所述第一方向上彼此间隔开。5.如权利要求2所述的半导体器件，其中所述第一沟道结构的第一上沟道结构的底表面接触所述第一焊盘，所述第二沟道结构的第二上沟道结构的底表面接触所述第二焊盘，和所述第二沟道结构的所述第二上沟道结构的所述底表面位于比所述第一沟道结构的所述第一上沟道结构的所述底表面的高度低的高度处。6.如权利要求2所述的半导体器件，其中所述第二落着焊盘还包括上连接，所述上连接在所述第二焊盘上并且具有比所述第二焊盘的所述水平宽度小的水平宽度。7.如权利要求6所述的半导体器件，其中所述第二沟道结构的第二上沟道结构的底表面接触所述上连接。8.如权利要求7所述的半导体器件，其中所述第二沟道结构的所述第二上沟道结构的下部围绕所述上连接的一个或更多个外表面。9.如权利要求1所述的半导体器件，其中所述衬底包括存储单元区域和在所述存储单元区域的至少一侧的外围电路区域，所述多个下栅电极、所述多个上栅电极和所述多个沟道结构在所述存储单元区域上，外围电路元件和联接到所述外围电路元件的外围电路接触结构在所述外围电路区域上，所述外围电路接触结构包括联接到所述外围电路元件的下接触、在所述下接触上的第三落着焊盘、以及在所述第三落着焊盘上的上接触，以及所述第三落着焊盘的水平宽度大于所述下接触的水平宽度。10.如权利要求2所述的半导体器件，其中所述第一沟道结构的第一上沟道结构在所述第一方向上延伸，所述第一上沟道结构的第一中心轴在第二方向上偏离所述第一沟道结构的所述第一下沟道结构的第二中心轴，所述第二方向基本上平行于所述衬底的所述顶表面，以及所述第一上沟道结构的基本上整个底表面接触所述第一焊盘的顶表面。11.如权利要求1所述的半导体器件，其中所述衬底包括外围电路区域和存储单元区域，所述存储单元区域在从所述衬底的所述顶表面起的比所述外围电路区域的高度高的高度处，所述多个下栅电极、所述多个上栅电极和所述多个沟道结构在所述存储单元区域上，外围电路元件在所述外围电路区域上，外围电路接触结构联接到所述外围电路元件，所述外围...

【专利技术属性】
技术研发人员：白石千，金甫昌，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR