嵌入的基于SONOS的存储单元制造技术

本发明专利技术公开了嵌入的基于SONOS的存储单元。描述了包括嵌入的基于SONOS的非易失性存储(NVM)晶体管和MOS晶体管的多个存储单元及其形成方法。通常，该方法包括：在衬底上形成电介质叠层，电介质叠层包含衬底上的隧道电介质，和在隧道电介质上的电荷捕获层；图案化电介质叠层，以在衬底的第一区域中形成存储器件的NVM晶体管的栅极叠层，同时并发地从衬底的第二区域去除电介质叠层；以及进行基准CMOS工艺流程的栅极氧化处理，以热生长覆盖第二区域中的衬底的MOS晶体管的栅极氧化物，同时并发地生长覆盖电荷捕获层的阻挡氧化物。在一个实施方式中，通过植入铟来形成NVM晶体管的沟道。

【技术实现步骤摘要】
嵌入的基于SONOS的存储单元本申请是申请号为201410064510.5、申请日为2014年2月25日、专利技术名称为“嵌入的基于SONOS的存储单元”的申请的分案申请。相关申请的交叉引用本申请根据美国专利法典第35条第119(e)款要求2013年2月26日提交的序列号为61/769,693的美国临时专利申请、以及2013年5月20日提交的序列号为61/825,196的美国临时专利申请的优先权的利益，这两个申请在此都以引用的方式被并入。
本公开大致涉及半导体器件，并且更具体地涉及包含嵌入或整体形成的基于SONOS的非易失性存储(NVM)晶体管和金属氧化物半导体(MOS)晶体管的存储单元，以及制造这种存储单元的方法。
技术介绍
对于比如片上系统的许多应用来说，人们希望将基于金属氧化物半导体(MOS)场效应晶体管和非易失性存储(NVM)晶体管的逻辑器件和接口电路集成在单个芯片或单个衬底上面。这种集成能够严重地影响MOS晶体管和NVM晶体管的制造工艺。MOS晶体管通常使用标准的或基准的互补金属氧化物半导体(CMOS)工艺流程进行制造，涉及导电、半导电、以及电介质材料的形成和图案化。对在这样的CMOS工艺流程中使用的这些材料的成分、处理试剂的成分和浓度、以及温度进行了严格的控制，以保证最终产生的MOS晶体管将能正常工作。非易失性存储器件包括非易失性存储晶体管、基于硅-氧化物-氮-氧化物-半导体(silicon-oxide-nitride-oxide-semiconductor，SONOS)的晶体管，这些晶体管包括电荷捕获栅极叠层，在该电荷捕获栅极叠层中所储存或捕获的电荷改变非易失性存储晶体管的阈值电压以储存比如逻辑1或逻辑0的信息。电荷捕获栅极叠层形成涉及夹在两个电介质层或两个氧化物层之间的氮化物或氮氧化物的电荷捕获层的形成，这两个电介质层或两个氧化物层通常使用显著不同于基准的CMOS工艺流程的材料和工艺的材料和工艺进行制造，这些材料和工艺能有害地影响MOS晶体管的制造，或者受MOS晶体管制造的影响。特别是，通过改变电荷捕获层的厚度或成分，形成MOS晶体管的栅极氧化物或电介质能显著地降低之前形成的电荷捕获栅极叠层的性能。此外，这种集成能严重影响基准CMOS工艺流程，并且通常需要数目众多的掩模设置和处理步骤，这增加了制造这些器件的开销并且能够降低工作器件的产量。附图说明根据之后的详细说明，以及根据附图和上面提供的附属权利要求，本专利技术将被更全面地理解，其中的附图包括：图1是用来制造存储单元的方法的实施方式的流程图，所述存储单元包括嵌入的基于硅-氧化物-氮-氧化物-半导体(SONOS)的非易失性存储(NVM)晶体管和金属氧化物半导体(MOS)晶体管；图2A-2M是说明根据图1的方法制造存储单元的过程中的存储单元的一部分的剖视图的框图；图2N是说明制作完成的包含根据图1和图2A-2M的方法制造的嵌入的基于SONOS的NVM晶体管和MOS晶体管的存储单元的剖视图的框图；图3A和图3B是说明根据本公开的实施方式的包含铟沟道的NVM晶体管的阈值电压(VT)一致性上的改善的图形；以及图4A-4C是说明包含根据本公开的实施方式制造的嵌入的基于SONOS的NVM晶体管的存储器件的基本编写擦除特性和显示其在数据保持持久性上的改善的图形。具体实施方式在本文中参照附图对包含嵌入的非易失性存储(NVM)晶体管和金属氧化物半导体(MOS)晶体管的存储单元的多个实施方式，以及制造该存储单元的多种方法进行了描述。然而，特定的实施方式可以无需这些特定细节中的一个或多个来实现，或者可以结合其他已知的方法、材料和装置来实现。在下面的描述中，对比如具体的材料、尺寸和工艺参数等的多个特定的细节进行了阐述，以提供对本专利技术的深入理解。在其他的例子中，为了避免使本专利技术变得不必要的难以理解，并没有对众所周知的半导体设计和制造技术进行特别详细的描述。在整个说明书中提及的“实施方式”是指结合该实施方式所描述的特定的特征、结构、材料、或特性被包含在本专利技术的至少一个实施方式中。因此，在整个说明书的多个地方多次出现的短语“在实施方式中”不一定是指本专利技术的同一个实施方式。此外，这些特定的特征、结构、材料、或特性能以任何合适的方式结合在一个或多个实施方式中。本文使用的术语“在…上方”、“在…下方”、“在…之间”、以及“在…上”是指一层相对于其他层的相对位置。因此，例如，沉积或布置在另一层的上方或下方的一层可以与该另一层直接接触，或者可以具有一个或多个中间层。此外，沉积或布置在多层之间的一层可以与这些层直接接触，或者可以具有一个或多个中间层。相反，第一层在第二层上是指与第二层接触。另外，所提供的一层相对于其他层的相对位置假定相对于初始衬底的沉积、修改和去除薄膜的操作，而没有考虑该衬底的绝对定向。NVM晶体管可以包含使用硅-氧化物-氮-氧化物-硅(SONOS)或浮栅技术实现的存储晶体管或存储器件。现在将参照图1和图2A至2M，详细描述用来将NVM晶体管集成或嵌入到制造一个或多个MOS晶体管的标准或基准CMOS工艺流程的方法的实施方式。图1是说明用来制造存储单元的方法或工艺流程的实施方式的流程图。图2A-2L是说明在根据图1的方法制造存储单元的过程中的存储单元的一部分的剖视图的框图，而图2M是说明制造好的存储单元的实施方式的一部分的剖视图的框图。参照图1和图2A，制造过程开始于在晶圆或衬底204中形成多个隔离结构202(步骤102)。隔离结构202将正在形成的存储单元和在衬底204的相邻区域(未示出)中形成的存储单元进行隔离，和/或将正在衬底的第一区206形成的NVM晶体管和正在第二区域208形成的一个或多个MOS晶体管进行隔离。隔离结构202包含比如氧化物或氮化物的电介质材料，并且可以由任何传统技术形成，这些传统技术包括但不限于浅槽隔离(STI)或局部硅氧化(LOCOS)。衬底204可以是由适合半导体器件制造的任何单晶材料构成的块体晶圆，或可以包含在衬底上形成的合适材料的顶部外延生长层。合适的材料包括但不限于硅、锗、硅锗、或III-V族化合物半导体材料。通常，如在实施方式中示出的，在衬底204的表面216上的第一区域206和第二区域208中同时形成衬垫氧化物209。衬垫氧化物209可以是具有约10纳米(nm)至约20nm厚度的二氧化硅(SiO2)，其可以通过热氧化工艺或通过原位蒸汽生成(ISSG)生长而成。参照图1和图2B，随后通过衬垫209向衬底204中植入掺杂物以形成多个阱，以及用于MOS晶体管的多个沟道，将在这些阱中形成NVM晶体管和/或MOS晶体管(步骤104)。所植入的掺杂物可以是任何类型和任何浓度，并且可以以任何能量植入，所用的能量包括形成用于NVM晶体管和/或MOS晶体管的多个阱或多个深阱以及形成用于MOS晶体管的多个沟道所需要的能量。在图2B中示出的特定实施方式中，植入适当离子种类的掺杂物，以在第二区域208形成深N型阱210，在该深N型阱210中或其上方将形成比如MOS输入/输出(I/O)晶体管的高电压(HV)MOS晶体管214。尽管在图中未示出，需要了解的是所述多个阱或多个深阱也能被形成用于NVM晶体管和/或标准的MOS晶体管或低电压(LV)本文档来自技高网...

【技术保护点】
1.一种方法，包括：在衬底上形成电介质叠层，所述电介质叠层包含：在所述衬底上的隧道电介质；在所述隧道电介质上的电荷捕获层；多层氮化硅帽层，其包括覆盖在所述电荷捕获层上的第一帽层以及覆盖在所述第一帽层上的第二帽层；以及在所述第二帽层上的牺牲氧化物；以及图案化所述电介质叠层，以在所述衬底的第一区域中形成存储器件的非易失性存储(NVM)晶体管的栅极叠层，同时并发地从所述衬底的第二区域去除所述电介质叠层。

【技术特征摘要】
2013.02.26 US 61/769693;2013.05.20 US 61/825196;201.一种方法，包括：在衬底上形成电介质叠层，所述电介质叠层包含：在所述衬底上的隧道电介质；在所述隧道...

【专利技术属性】
技术研发人员：克里希纳斯瓦米·库马尔，伊葛·葛兹尼索夫，范卡特拉曼·普拉哈卡，
申请(专利权)人：经度快闪存储解决方案有限责任公司，
类型：发明
国别省市：爱尔兰,IE