半导体器件和半导体器件的制造方法技术

本公开的各实施例涉及半导体器件和半导体器件的制造方法。根据一个实施例的一种半导体器件包括：具有第一表面的半导体衬底；位于第一表面上并且在平面图中形成为圆形的第一导电膜；位于第一表面上并且在平面图中围绕第一导电膜的外周的第二导电膜；位于第一导电膜与第二导电膜之间的第一绝缘间隔物；位于第一表面与第一导电膜之间的第一栅极绝缘膜，其累积电荷量由于第一导电膜与半导体衬底之间的电压变化而改变；以及位于第一表面与第二导电膜之间的第二栅极绝缘膜。

Manufacturing Methods of Semiconductor Devices and Semiconductor Devices

【技术实现步骤摘要】
半导体器件和半导体器件的制造方法相关申请的交叉引用于2018年3月7日提交的日本专利申请号2018-040612的公开内容(包括说明书、附图和摘要)通过引用整体并入本文。
本专利技术涉及半导体器件和半导体器件的制造方法
技术介绍
在专利文献1(日本未审查专利申请公开号2015-103698)中描述的半导体器件之前是已知的。其中描述的半导体器件具有半导体衬底，该半导体衬底包括主表面、以及布置在半导体衬底的主表面上的存储栅极部分和控制栅极部分。存储栅极部分的侧壁和控制栅极部分的侧壁彼此绝缘。存储栅极部分具有第一部分和第二部分。第一部分和第二部分在平行于半导体衬底的主表面的平面中沿着Y方向延伸。第一部分和第二部分位于平行于半导体衬底的主表面的平面中，并且被布置为在垂直于Y方向的X方向上彼此间隔开。控制栅极部分具有第三部分和第四部分。第三部分和第四部分沿着Y方向延伸。第三部分布置为在X方向上与第一部分相邻。第四部分布置为在X方向上与第二部分相邻。第一部分和第二部分布置在第三部分与第四部分之间。在专利文献1中描述的半导体器件的制造步骤中，首先在半导体衬底的主表面上形成构成控制栅极部分的材料。其次，对构成所形成的控制栅极部分的材料进行图案化。第三，形成构成存储栅极部分的材料以覆盖构成图案化控制栅极部分的材料。第四，通过回蚀来对构成所形成的存储栅极部分的材料进行图案化。第五，通过蚀刻切割构成图案化控制栅极部分的材料和构成存储栅极部分的材料以使其在X方向上彼此间隔开。相关技术文献专利文献[专利文献1]日本未审查专利申请公开号2015-103698
技术实现思路
在专利文献1中描述的半导体器件的制造步骤中，当通过蚀刻来切割构成图案化存储栅极部分的材料和构成控制栅极部分的材料以使其在X方向上彼此间隔开时，不清楚如何处理Y方向上的边缘。根据本说明书的描述和附图，其他问题和新的特性将变得清楚。根据一个实施例的一种半导体器件包括：具有第一表面的半导体衬底；位于第一表面上并且在平面图中形成为圆形的第一导电膜；位于第一表面上并且在平面图中围绕第一导电膜的外周的第二导电膜；位于第一导电膜与第二导电膜之间的第一绝缘间隔物；位于第一表面与第一导电膜之间的第一栅极绝缘膜，其累积电荷量由于第一导电膜与半导体衬底之间的电压变化而改变；以及位于第一表面与第二导电膜之间的第二栅极绝缘膜。第一导电膜具有第一存储栅极部分和第二存储栅极部分。在平面图中，第一存储栅极部分和第二存储栅极部分在第一方向上彼此间隔开，并且在垂直于第一方向的第二方向上延伸。第二导电膜具有沿着第一存储栅极部分延伸的第一控制栅极部分和沿着第二存储栅极部分延伸的第二控制栅极部分。半导体衬底具有位于第一表面中的第一漏极区域、位于第一表面中的源极区域和位于第一表面中的第二漏极区域。在平面图中，第一存储栅极部分和第一控制栅极部分被第一漏极区域和源极区域夹在中间。在平面图中，第二存储栅极部分和第二控制栅极部分被第二漏极区域和源极区域夹在中间。根据一个实施例的半导体器件，可以增加第一导电膜与第二导电膜之间的耐压。附图说明图1是根据第一实施例的半导体器件的示意性布局图；图2是根据第一实施例的半导体器件的存储单元阵列MCA的放大布局图；图3是沿着图2中的III-III线得到的剖视图；图4是根据第一实施例的变体的半导体器件的存储单元阵列MCA的放大布局图；图5是示出第一实施例的半导体器件的制造方法的步骤图；图6是在半导体衬底提供步骤S1中的根据第一实施例的半导体器件的剖视图；图7是在第一栅极绝缘膜形成步骤S2中的根据第一实施例的半导体器件的剖视图；图8是在第一导电膜形成步骤S3中的根据第一实施例的半导体器件的剖视图；图9是在硬掩模形成步骤S41中的根据第一实施例的半导体器件的剖视图；图10是在硬掩模图案化步骤S42中的根据第一实施例的半导体器件的剖视图；图11是在硬掩模图案化步骤S42中的根据第一实施例的半导体器件的俯视图；图12是在蚀刻步骤S43中的根据第一实施例的半导体器件的剖视图；图13是在绝缘间隔物形成步骤S5中的根据第一实施例的半导体器件的剖视图；图14是在第二栅极绝缘膜形成步骤S6中的根据第一实施例的半导体器件的剖视图；图15是在第二导电膜形成步骤S7中的根据第一实施例的半导体器件的剖视图；图16是在回蚀步骤S8中的根据第一实施例的半导体器件的剖视图；图17是在第二图案化步骤S9中的根据第一实施例的半导体器件的剖视图；图18是在第二图案化步骤S9中的根据第一实施例的半导体器件的俯视图；图19是根据比较示例的半导体器件的存储单元阵列MCA的放大布局图；图20是根据第二实施例的半导体器件的存储单元阵列MCA的放大布局图；图21是在硬掩模图案化步骤S42中的根据第二实施例的半导体器件的俯视图；图22是在回蚀步骤S8中的根据第二实施例的半导体器件的俯视图；图23是根据第三实施例的半导体器件的存储单元阵列MCA的放大布局图；图24是示出根据第三实施例的半导体器件的制造方法的步骤图；图25是在第三图案化步骤S10中的根据第三实施例的半导体器件的俯视图；以及图26是在第二图案化步骤S9中的根据第三实施例的半导体器件的俯视图。具体实施方式将参考视图描述实施例的细节。在以下视图中，相同或相应的部分将由相同的附图标记表示，并且将不重复进行重复描述。(第一实施例)在下文中，将描述根据第一实施例的半导体器件的配置。根据该实施例的半导体器件具有存储部分MB和逻辑部分LOG，如图1所示。存储部分MB包括存储单元阵列MCA。尽管图1中未示出，但是除了存储单元阵列MCA，存储部分MB还包括控制电路、输入/输出电路、地址缓冲电路、行地址译码器电路、列地址译码器电路、读出放大器电路、电源电路等。逻辑部分LOG包括逻辑电路，该逻辑电路包括例如CMOS(互补金属氧化物半导体)电路。存储部分MB和逻辑部分LOG形成在半导体衬底SUB中。如图2所示，根据第一实施例的半导体器件包括半导体衬底SUB、第一导电膜CF1、第二导电膜CF2、绝缘间隔物ISS1、第一栅极绝缘膜GIF1(参见图3)和第二栅极绝缘膜GIF2(参见图3)。在图2中，未示出接触插塞(contactplug)CP5、接触插塞CP6和接触插塞CP7(参见图3)。半导体衬底SUB具有第一表面FS和第二表面SS(参见图3)。第二表面SS是与第一表面FS相对的表面。第一表面FS和第二表面SS构成半导体衬底SUB的主表面。半导体衬底SUB由例如单晶硅(Si)形成。第一导电膜CF1由例如掺杂有杂质的多晶硅形成。第一导电膜CF1布置在第一表面FS上。第一导电膜CF1具有第一耦合部分CF1a、第一存储栅极部分CF1b、第二存储栅极部分CF1c和第二耦合部分CF1d。在平面图中，第一耦合部分CF1a沿着第一方向DR1延伸(从垂直于第一表面FS的方向看)。第一耦合部分CF1a在第一方向DR1上具有第一端部和第二端部。第一端部是第一耦合部分CF1a在第一方向DR1上的一个端部。第二端部是第一耦合部分CF1a在第一方向DR1上的与第一端部相对的端部。在平面图中，第一存储栅极部分CF1b沿着垂直于第一方向DR1的第二方向DR2延伸。第一存储栅极部分CF1b从第一耦合部分CF1a的第一端部本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：半导体衬底，具有第一表面；第一导电膜，位于所述第一表面上，并且在平面图中形成为圆形；第二导电膜，位于所述第一表面上，并且在平面图中围绕所述第一导电膜的外周；第一绝缘间隔物，位于所述第一导电膜与所述第二导电膜之间；第一栅极绝缘膜，位于所述第一表面与所述第一导电膜之间；以及第二栅极绝缘膜，位于所述第一表面与所述第二导电膜之间，其中所述第一导电膜具有第一存储栅极部分和第二存储栅极部分，其中在平面图中，所述第一存储栅极部分和所述第二存储栅极部分在第一方向上彼此间隔开并且在垂直于所述第一方向的第二方向上延伸，其中所述第二导电膜具有沿着所述第一存储栅极部分延伸的第一控制栅极部分和沿着所述第二存储栅极部分延伸的第二控制栅极部分，其中所述半导体衬底具有位于所述第一表面中的第一漏极区域、位于所述第一表面中的源极区域和位于所述第一表面中的第二漏极区域，其中在平面图中，所述第一存储栅极部分和所述第一控制栅极部分被所述第一漏极区域和所述源极区域夹在中间，以及其中在平面图中，所述第二存储栅极部分和所述第二控制栅极部分被所述第二漏极区域和所述源极区域夹在中间。

【技术特征摘要】
2018.03.07 JP 2018-0406121.一种半导体器件，包括：半导体衬底，具有第一表面；第一导电膜，位于所述第一表面上，并且在平面图中形成为圆形；第二导电膜，位于所述第一表面上，并且在平面图中围绕所述第一导电膜的外周；第一绝缘间隔物，位于所述第一导电膜与所述第二导电膜之间；第一栅极绝缘膜，位于所述第一表面与所述第一导电膜之间；以及第二栅极绝缘膜，位于所述第一表面与所述第二导电膜之间，其中所述第一导电膜具有第一存储栅极部分和第二存储栅极部分，其中在平面图中，所述第一存储栅极部分和所述第二存储栅极部分在第一方向上彼此间隔开并且在垂直于所述第一方向的第二方向上延伸，其中所述第二导电膜具有沿着所述第一存储栅极部分延伸的第一控制栅极部分和沿着所述第二存储栅极部分延伸的第二控制栅极部分，其中所述半导体衬底具有位于所述第一表面中的第一漏极区域、位于所述第一表面中的源极区域和位于所述第一表面中的第二漏极区域，其中在平面图中，所述第一存储栅极部分和所述第一控制栅极部分被所述第一漏极区域和所述源极区域夹在中间，以及其中在平面图中，所述第二存储栅极部分和所述第二控制栅极部分被所述第二漏极区域和所述源极区域夹在中间。2.根据权利要求1所述的半导体器件，还包括：第三导电膜，被布置为在所述第二方向上与所述第一导电膜间隔开并且在所述第一方向上延伸；以及第二绝缘间隔物，在平面图中围绕所述第三导电膜的外周，其中在平面图中，所述第二导电膜还经由所述第二绝缘间隔物围绕所述第三导电膜的外周。3.根据权利要求2所述的半导体器件，还包括：硬掩模，布置在所述第一导电膜的上表面上并且包括绝缘体。4.根据权利要求3所述的半导体器件，其中所述第一栅极绝缘膜包括：第一层，布置在所述第一表面上并且包括氧化硅或氮氧化硅；第二层，布置在所述第一层上并且包括氧化铝；第三层，布置在所述第二层上并且包括硅酸铪；以及第四层，布置在所述第三层上并且包括氧化铝，以及其中所述第一栅极绝缘膜的累积电荷量由于所述第一导电膜与所述半导体衬底之间的电压变化而改变。5.根据权利要求4所述的半导体器件，还包括：沿着所述第一方向延伸的第一位线；以及沿着所述第一方向延伸的第二位线，其中所述第一位线被电耦合到所述第一漏极区域，以及其中所述第二位线被电耦合到所述第二漏极区域。6.根据权利要求4所述的半导体器件，还包括沿着所述第一方向延伸的第三位线，其中所述第三位线被电耦合到所述第一漏极区域和所述第二漏极区域。7.根据权利要求1所述的半导体器件，其中所述第一存储栅极部分包括与所述第二方向交叉的第一切割表面和面对所述第一切割表面的第二切割表面，所述第二切割表面在所述第二方向上与所述第一切割表面间隔开，其中所述第二存储栅极部分包括与所述第二方向交叉的第三切割表面和面对所述第三切割表面的第四切割表面，所述第四切割表面在所述第二方向上与所述第三切割表面间隔开，其中所述第一控制栅极部分包括与所述第二方向交叉的第五切割表面和面对所述第五切割表面的第六切割表面，所述第六切割表面在所述第二方向上与所述第五切割表面间隔开，其中所述第二控制栅极部分包括与所述第二方向交叉的第七切割表面和面对所述第七切割表面的第八切割表面，所述第八切割表面在所述第二方向上与所述第七...

【专利技术属性】
技术研发人员：天羽生淳，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP