半导体装置及其制造方法制造方法及图纸

实施方式提供一种能够在配线上恰当且容易地形成插塞的半导体装置及其制造方法。根据一实施方式，半导体装置具备第1配线，该第1配线包含沿着第1方向延伸的第1直线部、及相对于第1直线部弯曲的第1弯曲部。装置还具备第2配线，该第2配线包含：第2直线部，沿着第1方向延伸，且在与第1方向垂直的第2方向上与第1直线部相邻；及第2弯曲部，相对于第2直线部弯曲。装置还具备第1插塞，该第1插塞设置在第1弯曲部上，或设置在第1直线部中的不与第2直线部在第2方向对向的第1非对向部分上。装置还具备第2插塞，该第2插塞设置在第2弯曲部上，或设置在第2直线部中的不与第1直线部在第2方向对向的第2非对向部分上。

【技术实现步骤摘要】
半导体装置及其制造方法[相关申请]本申请享有以日本专利申请2018-51475号(申请日：2018年3月19日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及一种半导体装置及其制造方法。
技术介绍
在半导体装置的配线上形成插塞的情况下，为了将插塞容易地形成在准确的位置，通常在构成该配线的垫上形成插塞。然而，此种垫会妨碍半导体装置的小型化，所以理想的是不使用垫便可恰当且容易地形成插塞。
技术实现思路
本实施方式提供一种能够在配线上恰当且容易地形成插塞的半导体装置及其制造方法。根据一实施方式，半导体装置具备第1配线，该第1配线包含沿着第1方向延伸的第1直线部、及相对于所述第1直线部弯曲的第1弯曲部。所述装置还具备第2配线，该第2配线包含：第2直线部，沿着所述第1方向延伸，且在与所述第1方向垂直的第2方向上与所述第1直线部相邻；及第2弯曲部，相对于所述第2直线部弯曲。所述装置还具备第1插塞，该第1插塞设置在所述第1弯曲部上，或设置在所述第1直线部中的不与所述第2直线部在所述第2方向对向的第1非对向部分上。所述装置还具备第2插塞，该第2插塞设置在所述第2弯曲部上，或设置在所述第2直线部中的不与所述第1直线部在所述第2方向对向的第2非对向部分上。附图说明图1是表示第1实施方式的半导体装置的构造的剖视图。图2是表示第1实施方式的柱状部的构造的剖视图。图3是表示第1实施方式的半导体装置的制造方法的剖视图。图4是用以说明第1实施方式的位线附近的构造的剖视图。图5是用以说明第1实施方式的半导体装置的构造及制造方法的俯视图。图6是用以说明第2实施方式的半导体装置的构造胶制造方法的俯视图。图7是用以说明第3实施方式的半导体装置的构造及制造方法的俯视图。具体实施方式以下，参照附图对本专利技术的实施方式进行说明。(第1实施方式)图1是表示第1实施方式的半导体装置的构造的剖视图。图1的半导体装置是将阵列芯片1与电路芯片2贴合而成的三维存储器。阵列芯片1是第1芯片的例子，电路芯片2是第2芯片的例子。阵列芯片1具备：包含多个存储单元的存储单元阵列11、存储单元阵列11上的绝缘层12(例如氮化硅膜)、绝缘层12上的绝缘层13(例如氧化硅膜)、及存储单元阵列11下的层间绝缘膜14。电路芯片2介隔绝缘层15而设置在阵列芯片1下。电路芯片2具备层间绝缘膜16、及层间绝缘膜16下的基板17。基板17例如是硅基板等半导体基板。图1表示与基板17的表面平行且相互垂直的X方向及Y方向、以及与基板17的表面垂直的Z方向。在本说明书中，将+Z方向设为上方向而处理，且将-Z方向设为下方向而处理，但-Z方向可与重力方向一致，也可与重力方向不一致。另外，±Y方向是第1方向的例子，±X方向是第2方向的例子。阵列芯片1作为存储单元阵列11内的电极层，具备多个字线WL、背栅极BG、及选择栅极SG。图1表示存储单元阵列11的阶梯构造部21。如图1所示，各字线WL经由接触插塞22与字元配线层23电连接，背栅极BG经由接触插塞24与背栅极配线层25电连接，选择栅极SG经由接触插塞26与选择栅极配线层27电连接。贯通字线WL、背栅极BG、及选择栅极SG的柱状部CL经由插塞28与位线BL电连接。电路芯片2具备多个电晶体31。各电晶体31具备介隔栅极绝缘膜设置在基板17上的栅极电极32、以及设置在基板17内的未图示的源极扩散层及漏极扩散层。电路芯片2还具备：多个插塞33，设置在所述电晶体31的源极扩散层或漏极扩散层上；配线层34，设置在所述插塞33上，且包含多个配线；及配线层35，设置在配线层34上，且包含多个配线。设置在绝缘层15内的多个金属垫36设置在配线层35上。阵列芯片1具备配线层37，设置在所述金属垫36上，且包含多个配线。本实施方式的各字线WL与配线层37电连接。阵列芯片1还具备经由未图示的通孔插塞与配线层37电连接的垫38、设置在垫38上的外部连接电极39、及设置在外部连接电极39上的外部连接垫40。外部连接垫40能够经由焊锡球、金属凸块、接合线等而连接于安装基板或其他装置。图2是表示第1实施方式的柱状部CL的构造的剖视图。如图2所示，存储单元阵列11具备交替积层在层间绝缘膜14上的多个字线WL与多个绝缘层41。各字线WL例如是W(钨)层。各绝缘层41例如是氧化硅膜。柱状部CL具备阻挡绝缘膜42、电荷储存层43、隧道绝缘膜44、通道半导体层45、及核心绝缘膜46。电荷储存层43例如是氮化硅膜，且介隔阻挡绝缘膜42而形成在字线WL及绝缘层41的侧面。通道半导体层45例如是硅层，且介隔隧道绝缘膜44而形成在电荷储存层43的侧面。阻挡绝缘膜42、隧道绝缘膜44、及核心绝缘膜46的例子是氧化硅膜或金属绝缘膜。图3是表示第1实施方式的半导体装置的制造方法的剖视图。图3表示包含多个阵列芯片1的阵列晶片W1、及包含多个电路芯片2的电路晶片W2。图3还表示设置在阵列晶片W1的下表面的第1绝缘层47及多个第1金属垫49、与设置在电路晶片W2的上表面的第2绝缘层48及多个第2金属垫50。各第1金属垫49设置在配线层37的下表面，各第2金属垫50设置在配线层35的上表面。第1及第2金属垫49、50分别是第1及第2垫的例子。此外，阵列晶片W1在绝缘层13上具备基板18。另外，图3中，在层间绝缘膜14的下表面形成有第1绝缘层47，但第1绝缘层47也可包含于层间绝缘膜14且一体化。同样地，图3中，在层间绝缘膜16的上表面形成有第2绝缘层48，但第2绝缘层48也可包含于层间绝缘膜16且一体化。在此情况下，层间绝缘膜14及16的表面通过等离子等而改质。首先，将阵列晶片W1与电路晶片W2通过机械压力而贴合。由此将第1绝缘层47与第2绝缘层48接着，形成绝缘层15。其次，以400℃对阵列晶片W1及电路晶片W2进行退火。由此，将第1金属垫49与第2金属垫50接合，形成多个金属垫36。之后，通过CMP(ChemicalMechanicalPolishing，化学机械抛光)或湿式蚀刻去除基板18，将阵列晶片W1及电路晶片W2切断成多个芯片。以此方式制造图1的半导体装置。另外，外部连接电极39与外部连接垫40是在基板18去除后形成在垫38上。另外，关于金属垫36或配线层37附近的构造的详情，将在以下参照图4等进行叙述。图4是用以说明第1实施方式的位线BL的附近构造的剖视图。与图1同样地，图4表示柱状部CL、插塞28、位线BL、配线层37、及金属垫36。但需注意的是，图4的上方向及下方向变为与图1的上方向及下方向相反。图4表示使图1的半导体装置进行上下反转后的状态。此情况对于下述的图5～图7也相同。插塞28包含设置在柱状部CL上的接触插塞52、及设置在接触插塞52上的下部通孔插塞51，位线BL设置在下部通孔插塞51上。本实施方式的半导体装置还具备设置在位线BL上的上部通孔插塞61，配线层37内的某配线设置在上部通孔插塞61上。本实施方式的半导体装置还具备设置在该配线上的通孔插塞62，金属垫36设置在通孔插塞62上。金属垫36包含设置在通孔插塞62上的第1金属垫49、及设置在第1金属垫49上的第2金属垫50。本实施方式的半导体装置具备多组图4所示的构造物，本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于具备：第1配线，包含沿着第1方向延伸的第1直线部、及相对于所述第1直线部弯曲的第1弯曲部；第2配线，包含沿着所述第1方向延伸且在与所述第1方向垂直的第2方向上与所述第1直线部相邻的第2直线部、及相对于所述第2直线部弯曲的第2弯曲部；第1插塞，设置在所述第1弯曲部上，或设置在所述第1直线部中的不与所述第2直线部在所述第2方向对向的第1非对向部分上；以及第2插塞，设置在所述第2弯曲部上，或设置在所述第2直线部中的不与所述第1直线部在所述第2方向对向的第2非对向部分上。

【技术特征摘要】
2018.03.19 JP 2018-0514751.一种半导体装置，其特征在于具备：第1配线，包含沿着第1方向延伸的第1直线部、及相对于所述第1直线部弯曲的第1弯曲部；第2配线，包含沿着所述第1方向延伸且在与所述第1方向垂直的第2方向上与所述第1直线部相邻的第2直线部、及相对于所述第2直线部弯曲的第2弯曲部；第1插塞，设置在所述第1弯曲部上，或设置在所述第1直线部中的不与所述第2直线部在所述第2方向对向的第1非对向部分上；以及第2插塞，设置在所述第2弯曲部上，或设置在所述第2直线部中的不与所述第1直线部在所述第2方向对向的第2非对向部分上。2.根据权利要求1所述的半导体装置，其特征在于：所述第1弯曲部相对于所述第1直线部朝所述第2直线部侧弯曲，所述第2弯曲部相对于所述第2直线部朝所述第1直线部侧弯曲。3.根据权利要求1或2所述的半导体装置，其特征在于还具备：第1下部插塞，设置在所述第1直线部下；及第2下部插塞，设置在所述第2直线部下；且所述第1插塞的上表面的面积大于所述第1下部插塞的上表面的面积，所述第1插塞的下表面的面积大于所述第1下部插塞的下表面的面积，所述第2插塞的上表面的面积大于所述第2下部插塞的上表面的面积，所述第2插塞的下表面的面积大于所述第2下部插塞的下表面的面积。4.根据权利要求1或2所述的半导体装置，其特征在于还具备：第3配线，包含沿着所述第1方向延伸且在所述第2方向与所述第2直线部相邻的第3直线部、及相对于所述第3直线部弯曲的第3弯曲部；第4配线，包含沿着所述第1方向延伸且在所述第2方向上与所述第3直线部相邻的第4直线部、及相对于所述第4直线部弯曲的第4弯曲部；第3插塞，设置在所述第3弯曲部上，或设置在所述第3直线部中的不与所述第4直线部在所述第2方向对向的第3非对向部分上；以及第4插塞，设置在所述第4弯曲部上，或设置在所述第4直线部中的不与所述第3直线部在所述第2方向对向的第4非对向部分上；且所述第4非对向部分位于所述第1非对向部分的所述第2方向上。5.根据权利要求1或2所述的半导体装置，其特征在于还具备：第3配线，包含沿着所述第1方向延伸且在所述第2方向上与所述第1直线部相邻的第3直线部、及相对于所述第3直线部弯曲的第3弯曲部；第4配线，包含沿着所述第1方向延伸且在所述第2方向上与所述第2直线部相邻的第4直线部；及相对于所述第4直线部弯曲的第4弯曲部；第3插塞，设置在所述第3弯曲部上；以及第4插塞，设置在所述第4弯曲部...

【专利技术属性】
技术研发人员：饭岛纯，中嶋由美，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP