半导体存储设备及其制造方法及包括存储设备的电子设备技术

公开了一种半导体存储设备及其制造方法及包括该存储设备的电子设备。根据实施例，半导体存储设备可以包括：衬底；在衬底上按行和列排列的存储单元的阵列，各存储单元包括具有上、下源/漏区和沟道区的竖直柱状有源区以及绕沟道区外周形成的栅堆叠；在衬底上形成的分别位于相应存储单元列下方且与相应列中各存储单元下端的源/漏区电连接的多条位线；以及在衬底上形成的分别沿行的方向延伸且与相应存储单元行中各存储单元的栅堆叠电连接的多条字线，各条字线分别包括沿相应存储单元行中的存储单元的外周延伸的第一部分以及在各第一部分之间延伸的第二部分，其中，字线的第一部分与相应存储单元的至少上端源/漏区的至少部分侧壁实质上共形地延伸。

【技术实现步骤摘要】
半导体存储设备及其制造方法及包括存储设备的电子设备
本公开涉及半导体领域，具体地，涉及基于竖直型器件的半导体存储设备及其制造方法以及包括这种半导体存储设备的电子设备。
技术介绍
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。纳米线(nanowire)或纳米板(nanosheet)竖直型环绕栅场效应晶体管(V-GAAFET，VerticalGate-all-aroundFieldEffectTransistor)是未来高性能和高密度集成器件的候选之一。但是，对于竖直型器件，难以控制栅长，特别是对于单晶的沟道材料。另外，难以在竖直型晶体管下方建立埋入位线，也难以形成高密度的位线。而且，在存储器阵列中，字线和位线仍然占据了很大面积。
技术实现思路
有鉴于此，本公开的目的至少部分地在于提供一种具有改进特性的半导体存储设备及其制造方法以及包括这种半导体存储设备的电子设备。根据本公开的一个方面，提供了一种半导体存储设备，包括：衬底；设置在衬底上的存储单元阵列，所述存储单元阵列中的存储单元按行和列排列，各存储单元包括竖直延伸的柱状有源区，柱状有源区包括分别位于上下两端的源/漏区以及位于源/漏区之间的沟道区，各存储单元还包括绕沟道区外周形成的栅堆叠；在衬底上形成的多条位线，各条位线分别位于相应存储单元列的下方，且与相应列中各存储单元下端的源/漏区电连接；以及在衬底上形成的多条字线，各条字线分别沿行的方向延伸且与相应存储单元行中各存储单元的栅堆叠中的栅导体电连接，其中，各条字线分别包括沿相应存储单元行中的存储单元的外周延伸的第一部分以及在各第一部分之间延伸的第二部分，其中，字线的第一部分与相应存储单元的至少上端源/漏区的至少部分侧壁实质上共形地延伸。根据本公开的另一方面，提供了一种制造半导体存储设备的方法，包括：在衬底上设置牺牲层、第一源/漏层、沟道层、第二源/漏层和硬掩模层的叠层；对所述叠层进行构图以在第一源/漏层、沟道层和第二源/漏层中限定按行和列排列的多个柱状有源区；去除牺牲层，并通过由于牺牲层的去除而留下的空间来形成在相应有源区列下方延伸的多条位线；绕沟道层的外周形成栅堆叠；在衬底上形成电介质层以填充所述叠层中的空隙；在电介质层中形成多条字线，各条字线分别沿行的方向延伸且与相应存储单元行中各存储单元的栅堆叠中的栅导体电连接，其中，各条字线分别包括沿相应存储单元行中的存储单元的外周延伸的第一部分以及在各第一部分之间延伸的第二部分，其中，字线的第一部分与相应存储单元的至少上端源/漏区的部分侧壁实质上共形地延伸。根据本公开的另一方面，提供了一种电子设备，包括上述半导体存储设备。根据本公开实施例的半导体存储设备基于竖直型器件如V-GAAFET。有源区特别是其中的沟道区可以包括单晶半导体材料，可以具有高载流子迁移率和低泄漏电流，从而改善了器件性能。字线可以与存储单元行共形的方式形成在存储单元行之间，这可以节省面积。另外，可以在有源区下方形成埋入位线。这种埋入位线构造有利于竖直型器件的集成，并可以节省面积。根据本公开的实施例，埋入位线以及字线中至少之一可以按自对准的方式形成。这可以利于制造，并有助于节省面积。附图说明通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：图1至23(b)示出了根据本公开实施例的制造半导体存储设备的流程的示意图；图24和25示出了根据本公开另一实施例的位线配置的示意图；图26示出了根据本公开另一实施例的桥接部分配置的示意图；图27示出了根据本公开实施例的字线接触部布置的示意图；图28示出了根据本公开另一实施例的字线接触部布置的示意图；图29(a)至34示出了根据本公开另一实施例的制造半导体存储设备的流程中部分阶段的示意图。贯穿附图，相同或相似的附图标记表示相同或相似的部件。具体实施方式以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。根据本公开实施例的半导体存储设备基于竖直型器件。竖直型器件可以包括竖直延伸的柱状(例如，圆柱状或六面体状，即截面呈圆形或四边形如方形或矩形)有源区。在有源区的直径或边长较小时，这种竖直型器件可以构成纳米V-GAAFET。有源区可以包括分别位于上下两端的源/漏区以及位于源/漏区之间的沟道区。根据本公开的实施例，可以通过外延生长来设置有源区。有利地，可以通过不同的半导体层来分别设置源/漏区和沟道区。例如，可以分别生长第一源/漏层、沟道层和第二源/漏层，以在其中分别形成下端源/漏区、沟道区和上端源/漏区。各层之间可以彼此邻接，当然中间也可能存在其他半导体层，例如泄漏抑制层或开态电流增强层(带隙比相邻层大或小的半导体层)。由于分别外延生长，至少一对相邻层之间可以具有清晰的晶体界面。另外，可以对各层进行分别掺杂，从而至少一对相邻层之间可以具有掺杂浓度界面。根据本公开的实施例，沟道层或沟道区可以包括单晶半导体材料，以改善器件性能。当然，源/漏层或源/漏区也可以包括单晶半导体材料。于是，整个有源区都可以由单晶半导体材料构成。沟道层或沟道区的单晶半导体材料与源/漏层或源/漏区的单晶半导体材料可以是共晶体。沟道层或沟道区单晶半导体材料的电子或空穴迁移率可以大于第一、第二源/漏层或源/漏区的电子或空穴迁移率。另外，第一、第二源/漏层或源/漏区的禁带宽度可以大于沟道层或沟道区单晶半导体材料的禁带宽度。根据本公开的实施例，沟道层或沟道区单晶半导体材料与第一、第二源/漏层或源/漏区可以具有相同的晶体结构。在这种情况下，第一、第二源/漏层或源/漏区在没有应变的情况下的晶格常数可以大于沟道层或沟道区单晶半导体材料在没有应变的情况下的晶格常数。于是，沟道层或沟道区单晶半导体材料的载流子迁移率可以大于其在没有应变的情况下的载流子迁移率，或沟道层或沟道区单晶半导体材料的较轻载流子的有效质量可以小于其在没有应变的情况下的较轻载流子的有效质量，或沟道层或沟道区单晶半导体材料的较轻载流子的浓度可以大于其在没有应变的情况下的较轻载流子的浓度。备选地，第一、第二源/漏层或源/漏区在没有应变的情况下的晶格常数可以小于沟道层或沟道区本文档来自技高网...

【技术保护点】
1.一种半导体存储设备，包括：衬底；设置在衬底上的存储单元阵列，所述存储单元阵列中的存储单元按行和列排列，各存储单元包括竖直延伸的柱状有源区，柱状有源区包括分别位于上下两端的源/漏区以及位于源/漏区之间的沟道区，各存储单元还包括绕沟道区外周形成的栅堆叠；在衬底上形成的多条位线，各条位线分别位于相应存储单元列的下方，且与相应列中各存储单元下端的源/漏区电连接；以及在衬底上形成的多条字线，各条字线分别沿行的方向延伸且与相应存储单元行中各存储单元的栅堆叠中的栅导体电连接，其中，各条字线分别包括沿相应存储单元行中的存储单元的外周延伸的第一部分以及在各第一部分之间延伸的第二部分，其中，字线的第一部分与相应存储单元的至少上端源/漏区的至少部分侧壁实质上共形地延伸。

【技术特征摘要】
1.一种半导体存储设备，包括：衬底；设置在衬底上的存储单元阵列，所述存储单元阵列中的存储单元按行和列排列，各存储单元包括竖直延伸的柱状有源区，柱状有源区包括分别位于上下两端的源/漏区以及位于源/漏区之间的沟道区，各存储单元还包括绕沟道区外周形成的栅堆叠；在衬底上形成的多条位线，各条位线分别位于相应存储单元列的下方，且与相应列中各存储单元下端的源/漏区电连接；以及在衬底上形成的多条字线，各条字线分别沿行的方向延伸且与相应存储单元行中各存储单元的栅堆叠中的栅导体电连接，其中，各条字线分别包括沿相应存储单元行中的存储单元的外周延伸的第一部分以及在各第一部分之间延伸的第二部分，其中，字线的第一部分与相应存储单元的至少上端源/漏区的至少部分侧壁实质上共形地延伸。2.根据权利要求1所述的半导体存储设备，还包括：设置在各条字线与相应存储单元行中的存储单元之间的隔离层，用以将字线至少与存储单元中上端的源/漏区电隔离，其中，各条字线至少部分地与相应的隔离层共形地延伸。3.根据权利要求1所述的半导体存储设备，其中，各条字线的第一部分围绕相应存储单元的至少上端源/漏区的部分侧壁实质上共形地延伸。4.根据权利要求3所述的半导体存储设备，其中，各字线完全环绕相应存储单元的至少上端源/漏区的侧壁。5.根据权利要求1至4之一所述的半导体存储设备，其中，字线、隔离层中至少之一是侧墙形式的。6.根据权利要求1至4之一所述的半导体存储设备，其中，在至少一对相邻的存储单元行之间，存在分别与这一对中的两行存储单元相对应的两条字线。7.根据权利要求6所述的半导体存储设备，其中，在所述至少一对存储单元行中，每一对中第一行存储单元各自的栅导体与第二行存储单元各自的栅导体分别包括向着这两行存储单元之间的位置彼此相对延伸至各自相应的字线下方的延伸部分。8.根据权利要求7所述的半导体存储设备，其中，同一存储单元列中各存储单元的栅导体的延伸部分沿着同一直线延伸。9.根据权利要求1至4之一所述的半导体存储设备，其中，至少一个存储单元行在其相对两侧分别具有一条与之相对应的字线。10.根据权利要求9所述的半导体存储设备，其中，所述至少一行存储单元行中每一行的存储单元的栅导体分别包括向着这行存储单元相对两侧的位置延伸至各自相应的字线下方的延伸部分。11.根据权利要求7或10所述的半导体存储设备，其中，存储单元的栅导体的延伸部分的端部与相应字线的竖直侧壁在竖直方向上对准。12.根据权利要求1至4之一所述的半导体存储设备，其中，位线包括在下端的源/漏区的表面上形成的金属半导体化合物。13.根据权利要求12所述的半导体存储设备，其中，所述金属半导体化合物中的金属元素包括Ni、Pt、Co、Ti、Si、Ge或它们的组合。14.根据权利要求12或13所述的半导体存储设备，其中，所述金属半导体化合物与相应的存储单元列中的各存储单元的下端源/漏区对准。15.根据权利要求1至4之一所述的半导体存储设备，其中，同一存储单元列中的各存储单元的下端源/漏区的下部一体延伸。16.根据权利要求1至4之一所述的半导体存储设备，其中，各存储单元的栅堆叠彼此分离，且实质上共面。17.根据权利要求1至4之一所述的半导体存储设备，其中，在各存储单元中，至少一个源/漏区与沟道区之间具有晶体界面和/或掺杂浓度界面。18.根据权利要求1至4之一所述的半导体存储设备，其中，源/漏区与沟道区包括不同的半导体材料层。19.根据权利要求1至4之一所述的半导体存储设备，还包括：在各柱状有源区上方形成的分别与相应有源区上端的源/漏区电连接的存储元件。20.根据权利要求19所述的半导体存储设备，其中，所述存储元件包括电容器。21.根据权利要求19所述的半导体存储设备，还包括：设置在存储元件与相应有源区上端的源/漏区之间用以将它们电连接的导电插塞，其中，导电插塞与相应有源区上端的源/漏区实质上中心对准。22.根据权利要求21所述的半导体存储设备，其中，隔离层在导电插塞的侧壁上形成，且字线在隔离层的侧壁上形成。23.根据权利要求1至4之一所述的半导体存储设备，其中，存储单元的栅堆叠包括浮栅构造或电荷俘获层或铁电材料。24.根据权利要求1至4之一所述的半导体存储设备，其中，沟道区包括单晶半导体材料。25.根据权利要求1至4之一所述的半导体存储设备，还包括：分别到各条字线的字线接触部，其中，字线接触部设于相邻存储单元列之间。26.根据权利要求25所述的半导体存储设备，其中，分别到相邻存储单元行的字线的字线接触部处于不同对的相邻存储单元列之间。27.根据权利要求25所述的半导体存储设备，其中，分别到相邻存储单元行的字线的字线接触部处于同一对相邻存储单元列之间。28.一种制造半导体存储设备的方法，包括：在衬底上设置牺牲层、第一源/漏层、沟道层、第二源/漏层和硬掩模层的叠层；对所述叠层进行构图以在第一源/漏层、沟道层和第二源/漏层中限定按行和列排列的多个柱状有源区；去除牺牲层，并通过由于牺牲层的去除而留下的空间来形成在相应有源区列下方延伸的多条位线；绕沟道层的外周形成栅堆叠；在衬底上形成电介质层以填充所述叠层中的空隙；在电介质层中形成多条字线，各条字线分别沿行的方向延伸且与相应存储单元行中各存储单元的栅堆叠中的栅导体电连接，其中，各条字线分别包括沿相应存储单元行中的存储单元的外周延伸的第一部分以及在各第一部分之间延伸的第二部分，其中，字线的第一部分与相应存储单元的至少上端源/漏区的部分侧壁实质上共形地延伸。29.根据权利要求28所述的方法，其中，在电介质层中形成字线包括：在电介质层中在有源区行之间形成沿行方向延伸的沟槽，其中，沟槽的侧壁包括在相应行的有源区之间延伸且由所述电介质层限定...

【专利技术属性】
技术研发人员：朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11