三维半导体装置制造方法及图纸

提供了一种三维(3D)半导体装置，所述3D半导体装置包括具有单元阵列区和外围电路区的基底。单元阵列结构位于单元阵列区中，并包括3D存储器单元阵列。外围逻辑结构位于外围电路区中并包括外围电路晶体管。单元绝缘层使单元阵列结构绝缘。外围绝缘层与外围逻辑结构和单元阵列区绝缘并且具有多孔层。

Three dimensional semiconductor device

A three-dimensional (3D) semiconductor device comprising a substrate having a cell array area and a peripheral circuit area is provided. The cell array structure is located in the cell array area and includes the 3D memory cell array. The peripheral logic structure is located in the peripheral circuit area and includes peripheral circuit transistors. The unit insulating layer insulate the unit array structure. The external insulation layer is insulated from the peripheral logic structure and cell array area and has a porous layer.

【技术实现步骤摘要】
三维半导体装置于2017年3月3日提交的且专利技术名称为“三维半导体装置(Three-DimensionalSemiconductorDevice)”的第10-2017-0027776号韩国专利申请通过引用全部包含于此。
一个或更多个实施例涉及一种三维半导体装置。
技术介绍
已经开发除了许多类型的半导体装置。二维(或平面型)半导体装置具有二维布置的存储器单元。三维(或垂直型)半导体装置具有三维布置的存储器单元。开发三维半导体装置以克服二维半导体装置的尺寸、容量或其它限制。
技术实现思路
根据一个或更多个实施例，三维(3D)半导体装置包括：基底：具有单元阵列区和外围电路区；单元阵列结构，位于单元阵列区中并包括3D存储器单元阵列；外围逻辑结构，位于外围电路区中并包括外围电路晶体管；单元绝缘层，使单元阵列结构绝缘；外围绝缘层，与外围逻辑结构和单元阵列区绝缘并具有多孔层。根据一个或更多个其它实施例，三维(3D)半导体装置包括：基底，具有单元阵列区、接触区和外围电路区；单元阵列结构，位于单元阵列区中并包括堆叠结构和垂直结构；外围逻辑结构，位于外围电路区中并包括外围电路晶体管；接触布线结构，位于接触区中并且将单元阵列区与外围电路区电连接；单元绝缘层，被构造为将单元阵列结构绝缘；接触绝缘层，使接触布线结构绝缘；外围绝缘层，与外围逻辑结构和单元阵列区绝缘，所述外围绝缘层包括具有多孔层和比氧化硅层低的介电常数的低介电层。根据一个或更多个其它实施例，三维(3D)半导体装置包括：第一区域，包括3D单元阵列；第二区域，包括外围逻辑结构；第一绝缘层，位于第二区域中并且具有比氧化硅低的介电常数，所述第一绝缘层位于外围逻辑结构与在第二区域中的和外围逻辑结构叠置的区域之间。附图说明通过参照附图详细描述示例性实施例，特征对于本领域技术人员将变得明显，在附图中：图1示出了三维(3D)半导体装置的实施例；图2示出了图1的3D半导体装置的框图；图3示出了3D存储器器单元阵列的实施例；图4示出了3D半导体装置的实施例的平面图；图5示出了沿图4中的剖面线I-I'、II-II'和III-III'截取的视图；图6示出了3D半导体装置的另一实施例；图7示出了3D半导体装置的另一实施例；图8示出了3D半导体装置的另一实施例；图9和图10示出了用于解释用于制造3D半导体装置的方法的实施例的视图；图11和图12示出了用于解释用于制造3D半导体装置的方法的另一实施例的视图；图13和图14示出了用于解释用于制造3D半导体装置的方法的另一实施例的视图；图15和图16示出了用于解释用于制造3D半导体装置的方法的另一实施例的视图；图17至图21示出了用于解释用于制造3D半导体装置的方法的另一实施例的视图；图22示出了3D半导体装置的另一实施例；图23和图24分别示出了沿图22中的剖面线I-I'和II-II'截取的视图；以及图25和图26示出了3D半导体装置的另一实施例。具体实施方式图1是根据示例实施例的三维(3D)半导体装置的布局结构的平面图。图2示出了图1的3D半导体装置的实施例的框图。3D半导体装置可以包括单元阵列区CAR和外围电路区PERI。外围电路区PERI可以包括行解码器区ROWDCR、页缓冲器区PBR和列解码器区COLDCR。接触区CTR可以位于单元阵列区CAR和行解码器区ROWDCR之间。3D存储器单元阵列1包括布置在单元阵列区CAR中的多个存储器单元。3D存储器单元阵列1可以包括多个存储器单元以及电连接到存储器单元的多条字线和多条位线。在示例实施例中，3D存储器单元阵列1可以包括作为数据擦除单元的多个存储器块BLK0至BLKn。用于选择3D存储器单元阵列1的字线的行解码器2设置在行解码器区ROWDCR中的一个中。用于将3D存储器单元阵列1电连接到行解码器2的接触布线结构可以位于接触区CTR中。行解码器2根据地址信息选择3D存储器单元阵列1的存储器块BLK0至BLKn中的一个，并选择已选择的存储器块的多条字线中的一条。行解码器2可以基于控制电路的控制来分别向已选择的字线和未选择的字线提供(从电压产生电路产生的)字线电压。页缓冲器区PBR可以包括用于读取存储在存储器单元中的信息的页缓冲器3。页缓冲器3可以根据操作模式暂时存储将要存储在存储器单元中的数据，或者感测存储在存储器单元中的数据。页缓冲器3可以在编程操作模式中用作写入驱动器电路并且可以在读取操作模式中用作感测放大器电路。列解码器4连接到3D存储器单元阵列1的位线，并且位于列解码器区COLDCR中。列解码器4可以在页缓冲器3和外部装置(例如存储器控制器)之间提供数据传输路径。图3示出了例如图1中示出的3D半导体装置的3D存储器单元阵列的电路实施例。3D存储器单元阵列可以包括共源极线CSL、多条位线BL以及位于共源极线CSL与位线BL之间的多个单元串CSTR。位线BL以二维图案来布置。单元串CSTR并联地连接到每条位线BL。单元串CSTR可以共同连接到共源极线CSL。单元串CSTR可以位于位线BL与共源极线CSL之间。在示例实施例中，共源极线CSL可以以二维图案布置。相同的电压可电施加到多条共源极线CSL，或者共源极线CSL可以分别被相同的电压电控制。单元串CSTR中的每个可包括连接到共源极线CSL的地选择晶体管GST、连接到位线BL中的一条的串选择晶体管SST以及位于地选择晶体管GST与串选择晶体管SST之间的多个存储器单元晶体管MCT。地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT可以彼此串联连接。共源极线CSL可以共同连接到多个地选择晶体管GST的源极。此外，共源极线CSL与位线BL之间的多条地选择线GSL、多条字线WL1至WLn(n为正整数)以及多条串选择线SSL可以分别用作多个地选择晶体管GST、多个存储器单元晶体管MCT和多个串选择晶体管SST的栅电极。每个存储器单元晶体管MCT可以包括数据存储元件。图4示出了3D半导体装置100-1的实施例的平面图，图5示出了沿图4的线I-I'、II-II'和III-III'截取的剖视图。3D半导体装置100-1可以在基底10上包括单元阵列区CAR、外围电路区PERI以及位于单元阵列区CAR与外围电路区PERI之间的接触区CTR。接触区CTR可以包括邻近于外围电路区PERI的第一接触区CTR1和邻近于单元阵列区CAR的第二接触区CTR2。外围电路区PERI的基底10可以包括由器件隔离层11限定的有源区ACT。基底10可以是硅晶片。单元阵列结构CAST可以位于单元阵列区CAR的基底10上，外围逻辑结构PLST可以位于外围电路区PERI的基底10上。单元阵列结构CAST可以从单元阵列区CAR延伸到第一接触区CTR1和第二接触区CTR2。外围逻辑结构PLST的高度可以比单元阵列结构CAST的高度低。单元阵列结构CAST可以包括堆叠结构ST和贯穿堆叠结构ST的垂直结构VS，所述堆叠结构ST包括竖直堆叠在基底10上的电极EL。单元焊盘CEP可以形成在垂直结构VS上。堆叠结构ST可以具有如所示出的沿第一方向(x方向)延伸的线状结构。在示例实施例中，堆叠结构ST可以具有覆盖整个单元阵列区CAR的平面结构。堆叠结构ST可以具有位于第一接触区CTR1本文档来自技高网...

【技术保护点】
1.一种三维半导体装置，所述三维半导体装置包括：基底，具有单元阵列区和外围电路区；单元阵列结构，位于单元阵列区中并包括三维存储器单元阵列；外围逻辑结构，位于外围电路区中并包括外围电路晶体管；单元绝缘层，使单元阵列结构绝缘；以及外围绝缘层，使外围逻辑结构绝缘，并具有多孔层。

【技术特征摘要】
2017.03.03 KR 10-2017-00277761.一种三维半导体装置，所述三维半导体装置包括：基底，具有单元阵列区和外围电路区；单元阵列结构，位于单元阵列区中并包括三维存储器单元阵列；外围逻辑结构，位于外围电路区中并包括外围电路晶体管；单元绝缘层，使单元阵列结构绝缘；以及外围绝缘层，使外围逻辑结构绝缘，并具有多孔层。2.如权利要求1所述的三维半导体装置，其中，外围绝缘层包括具有比氧化硅层低的介电常数的低介电层。3.如权利要求1所述的三维半导体装置，其中，单元绝缘层包括氧化硅层或者具有比氧化硅层低的介电常数的低介电层。4.如权利要求1所述的三维半导体装置，其中，外围绝缘层包括：外围下绝缘层，位于外围电路晶体管上；外围上绝缘层，位于外围下绝缘层上；以及外围接触布线结构，电连接到外围电路晶体管并且位于外围绝缘层中。5.如权利要求4所述的三维半导体装置，其中，外围下绝缘层包括：氧化硅层，位于外围电路晶体管上；低介电层，位于氧化硅层上并且具有比氧化硅层低的介电常数；以及多孔层，位于低介电层上。6.如权利要求5所述的三维半导体装置，其中，外围上绝缘层包括：低介电层，位于外围下绝缘层上并且具有比氧化硅层低的介电常数；以及多孔层，位于外围上绝缘层的低介电层上。7.如权利要求4所述的三维半导体装置，其中，外围下绝缘层包括：第一材料层，位于外围电路晶体管上并且包括氧化硅层或者具有比氧化硅低的介电常数的低介电层；以及第二材料层，包括位于第一材料层上的多孔层。8.如权利要求7所述的三维半导体装置，其中，外围上绝缘层包括：氧化硅层，位于外围下绝缘层上；以及多孔层，位于外围上绝缘层的氧化硅层上。9.如权利要求4所述的三维半导体装置，其中，外围下绝缘层包括：氧化硅层，位于外围电路晶体管上；低介电层，位于氧化硅层上并且具有比氧化硅层低的介电常数；以及保护层，位于氧化硅层和低介电层的上表面和侧壁上，所述保护层保护外围电路区的侧壁。10.如权利要求1所述的三维半导体装置，其中：通过布线绝缘层来绝缘的布线层位于单元阵列区中，并且通过外围布线绝缘层来绝缘的外围布线层位于...

【专利技术属性】
技术研发人员：金英宇，任峻成，尹壮根，黄盛珉，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR