一种提高深度一致性的多晶硅插塞形成方法技术

本发明专利技术提供了一种提高深度一致性的多晶硅插塞形成方法，所述方法在沟道孔中进行插塞氧化物填充不采用回刻工艺，而是在进行平坦化处理后沉积形成插塞的多晶硅；在对形成插塞的多晶硅进行p类型掺杂的离子注入；并利用光刻掩膜在沟道孔顶部进行高浓度的N类型掺杂(N+)的离子注入；从而形成顶部具有PN结结构的多晶硅插塞。通过上述方法，从而形成PN结的方式替代现有回刻插塞氧化物并沉积多晶硅的方法提高了多晶硅插塞深度的一致性；使得多晶硅插塞深度一致性的提高，从而顶部选择栅极(TSG)的开启电压(Vt)一致性更好，从而提高了3D NAND闪存的性能。

A method for improving depth consistency of polysilicon plug plug formation

The invention provides a method for improving the consistency of the depth of polysilicon plug forming method, the method of plug oxide filled without using etching process in the channel of Kong Zhong, but in the flattening process after deposition to form the polysilicon plug; ion implantation in the formation of the polysilicon plug into P type doping and the use of lithography mask; N type doped with high concentration in the channel hole at the top (N+) of the ion implantation; thus forming a polysilicon PN junction structure with top plug. By the above method, thus forming a PN junction mode to replace the existing plug back etching method and oxide deposition of polycrystalline silicon improves the consistency of the depth of the polysilicon plug; the polysilicon plug depth consistency is improved, thus the top selection gate (TSG) turn-on voltage (Vt) better consistency, thereby improving the performance of 3D NAND flash.

【技术实现步骤摘要】
一种提高深度一致性的多晶硅插塞形成方法
本专利技术涉及半导体制造领域，尤其涉及一种3DNAND闪存结构中提高多晶硅插塞深度一致性的方法。
技术介绍
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及最求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3DNOR(3D或非)闪存和3DNAND(3D与非)闪存。目前，在3DNAND结构的多晶硅插塞制备工艺中，如图1a～1d所示，包括如下步骤：S1：参见图1a，采用原子层沉积(AtomicLayerDeposition，简称ALD)的方法于沟道孔(ChannelHole)中沉积氧化物1-1；S2：参考图1b，回刻(RecessEtchBack)该氧化物1-1，其中回刻包括采用干法刻蚀和湿法刻蚀的步骤；S3：参考图1c，多晶硅插塞1-2的沉积；S4：参考图1d，采用化学机械研磨(CMP)平坦化表面。然而在上述工艺中，存在以下缺陷：在采用干法刻蚀回刻氧化物1-1时，由于在各个沟道孔中的回刻深度不均匀，导致后续多晶硅插塞在各个沟道中沉积的深度不均匀，即沉积深度不一致；而多晶硅插塞的沉积深度将影响顶部选择栅极(TSG)的开启电压(Vt)；多个沟道孔中多晶硅插塞的沉积深度不一致将导致顶部选择栅极(TSG)的开启电压的分布不均匀。具体参考图2所示，其中顶部选择栅极(TSG)到氧化物顶部的高度定义为H3(BL-B)，而氧化物顶部到多晶硅插塞顶部的高度定义为H2(BL-T)，顶部选择栅极(TSG)的开启电压(Vt)对于H2/H3的敏感度较高，比值的不一致导致各部分顶部选择栅极(TSG)开启电压的不一致，如图3所示。这一不一致将影响3DNAND闪存整体的性能，因此，如何有效控制氧化物的充填和刻蚀以及多晶硅插塞的深度一致性，一直为本领域技术人员所致力研究的方向。
技术实现思路
本专利技术的目的在于提供一种提高深度一致性的多晶硅插塞形成方法，通过提高深度一致性而使顶部选择栅极的开启电压的一致性更好，从而提高3DNAND闪存的性能。为了实现上述目的，本专利技术提出了一种提高深度一致性的多晶硅插塞形成方法，包括以下步骤：提供具有沟道孔的衬底堆叠结构；在沟道孔中进行插塞氧化物填充，并在堆叠结构上面也形成插塞氧化物层；进行平坦化处理，除去堆叠结构上面的插塞氧化物层，并终止于堆叠结构最上层的氧化物介质层；沉积形成插塞的多晶硅；对形成插塞的多晶硅进行p类型掺杂的离子注入；涂覆光刻胶，并形成光刻图案；所述光刻图案为在上表面台阶结构(StairStep，SS)接触区上形成的经过沟道孔顶部并具有一光刻关键尺寸的光刻条带；在所述光刻条带区域进行高浓度的N类型掺杂(N+)的离子注入；去除顶部多余的光刻胶。进一步，所述氧化物填充为采用原子层沉积法填充(ALD)。进一步，所述平坦化处理采用化学机械研磨处理(CMP)。进一步，所述插塞氧化物为正硅酸乙酯(TEOS)。进一步，所述沉积形成插塞的多晶硅为采用低压化学气相沉积(LPCVD)。进一步，所述光刻关键尺寸比现有多晶硅插塞的关键尺寸大40nm；并且对准度(OVL)小于15nm。与现有技术相比，本专利技术的有益效果主要体现在：第一，由于并没有采用回刻插塞氧化物的步骤，多晶硅插塞底部到顶部选择栅极(TSG)的高度就是插塞氧化物沉积膜的后的厚度，因此，各沟道孔中深度一致性更好。第二，而多晶硅插塞本身是采用低压化学气相沉积的多晶硅膜的厚度，因此，各沟道孔中多晶硅插塞的深度一致性更好。第三，采用p类型掺杂离子注入的方式形成p类型多晶硅基体，用于控制顶部选择栅极(TSG)的开启电压(Vt)，一致性更好。第四，采用光刻掩膜在沟道孔上部形成光刻条带，并进行N类型掺杂(N+)的离子注入，从而形成PN结的方式替代现有回刻插塞氧化物并沉积多晶硅的方法提高了多晶硅插塞深度的一致性。第五，由于多晶硅插塞深度一致性的提高，从而顶部选择栅极(TSG)的开启电压(Vt)一致性更好，从而提高了3DNAND闪存的性能。附图说明通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本专利技术的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：图1a-d，为现有技术中3DNAND结构的多晶硅插塞制备工艺流程图；图2，为现有技术中3DNAND结构的多晶硅插塞深度不一致的显微照片；图3，为现有技术中3DNAND结构的多晶硅插塞深度不一致导致顶部选择栅极(TSG)开启电压的不一致的测试曲线；图4a-g，为本专利技术实施方式中3DNAND结构的多晶硅插塞制备工艺流程图。具体实施方式下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本专利技术由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。在下列段落中参照附图以举例方式更具体地描述本专利技术。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。请参考图4a-f，在本实施例中，本专利技术提出了一种提高深度一致性的多晶硅插塞形成方法，包括以下步骤：S100：参考图4a，提供具有沟道孔的衬底堆叠结构400；图中顶部选择栅极(TSG)到最上层氮化硅的高度为H1；S200：参考图4a，在沟道孔中进行插塞氧化物401填充，并在堆叠结构上面也形成插塞氧化物层；所述氧化物填充为采用原子层沉积法填充(ALD)；所述插塞氧化物为正硅酸乙酯(TEOS)；S300：参考图4b，进行平坦化处理，除去堆叠结构上面的插塞氧化物层，并终止于堆叠结构最上层的氧化物介质层；所述平坦化处理采用化学机械研磨处理(CMP)；S400：参考图4c，沉积形成插塞的多晶硅402；所述沉积形成插塞的多晶硅为采用低压化学气相沉积(LPCVD)S500：参考图4d，对形成插塞的多晶硅402进行p类型掺杂的离子注入；S600：参考图4e和图4f，其中图4e为俯视图；涂覆光刻胶，并形成光刻图案；所述光刻图案为在上表面台阶结构(StairStep，SS)接触区上形成的经过沟道孔顶部并具有一光刻关键尺寸的光刻条带；图中403为p类掺杂离子注入后的多晶硅；404为沟道孔顶部，405为虚拟沟道孔(DummyCH)，406为拟曝光光刻胶后形成的光刻条带；407为光刻胶掩膜；在所述光刻条带区域进行高浓度的N类型掺杂(N+)的离子注入；S700：参考图4g，去本文档来自技高网...

【技术保护点】
一种提高深度一致性的多晶硅插塞形成方法，其特征在于，包括以下步骤：提供具有沟道孔的衬底堆叠结构；在沟道孔中进行插塞氧化物填充，并在堆叠结构上面也形成插塞氧化物层；进行平坦化处理，除去堆叠结构上面的插塞氧化物层，并终止于堆叠结构最上层的氧化物介质层；沉积形成插塞的多晶硅；对形成插塞的多晶硅进行p类型掺杂的离子注入；涂覆光刻胶，并形成光刻图案；所述光刻图案为在上表面台阶结构(Stair Step，SS)接触区上形成的经过沟道孔顶部并具有一光刻关键尺寸的光刻条带；在所述光刻条带区域进行高浓度的N类型掺杂(N+)的离子注入；去除顶部多余的光刻胶。

【技术特征摘要】
1.一种提高深度一致性的多晶硅插塞形成方法，其特征在于，包括以下步骤：提供具有沟道孔的衬底堆叠结构；在沟道孔中进行插塞氧化物填充，并在堆叠结构上面也形成插塞氧化物层；进行平坦化处理，除去堆叠结构上面的插塞氧化物层，并终止于堆叠结构最上层的氧化物介质层；沉积形成插塞的多晶硅；对形成插塞的多晶硅进行p类型掺杂的离子注入；涂覆光刻胶，并形成光刻图案；所述光刻图案为在上表面台阶结构(StairStep，SS)接触区上形成的经过沟道孔顶部并具有一光刻关键尺寸的光刻条带；在所述光刻条带区域进行高浓度的N类型掺杂(N+)的离子注入；去除顶部多余的光刻胶。2.如权利要求1所述的提高深度一致性的多晶硅插...

【专利技术属性】
技术研发人员：隋翔宇，唐兆云，陆智勇，赵新梅，江润峰，程媛，王家友，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42