半导体装置和半导体系统制造方法及图纸

提供一种半导体装置和半导体系统。所述半导体装置包括：硬件自动时钟门控(HWACG)逻辑，被配置为提供知识产权(IP)块的时钟门控；存储器电源控制器，被配置为基于为IP块提供时钟门控的HWACG逻辑来执行与IP块电连接的存储器的电源门控。HWACG逻辑包括：第一时钟源，被配置为提供第一时钟信号；第二时钟源，被配置为接收由第一时钟源提供的第一时钟信号，并向IP块提供第二时钟信号；第一时钟控制电路，被配置为控制第一时钟源；第二时钟控制电路，被配置为基于IP块的操作状态将时钟请求发送至第一时钟控制电路，并控制第二时钟源。

Semiconductor devices and semiconductor systems

【技术实现步骤摘要】
半导体装置和半导体系统本申请基于2018年1月8日提交到韩国知识产权局的第10-2018-0002206号韩国专利申请，并要求该韩国专利申请的优先权，该韩国专利申请的公开通过引用全部包含于此。
本公开的示例实施例涉及一种半导体装置和半导体系统。
技术介绍
片上系统(SoC)可包括：至少一个知识产权(IP)块、时钟管理单元(CMU)、和电源管理单元(PMU)。CMU向至少一个IP块提供时钟信号，然而CMU停止向未正在运行的IP块提供时钟信号，从而，减少在采用SoC的系统中的不必要的资源浪费。为了控制时钟信号的提供，使用了时钟门控技术。为了实现时钟门控，可由使用特殊功能寄存器(SFR)的软件来控制包括在CMU中的各种时钟源(例如，多路复用电路(MUX电路)、时钟分频电路(clockdividingcircuit)、短路停止电路(shortstopcircuit)以及时钟门控电路)。然而，通常，软件对时钟源的控制速度可能慢于硬件对时钟源的控制速度，并且根据软件的时钟源的性能低于根据硬件的时钟源的性能。因此，需要通过以硬件控制CMU的各种时钟源，来根据SoC的操作环境以精确的方式执行时钟门控。此外，为了减少功耗，电源门控技术可用于电连接到IP块并可一起操作的各种装置(例如，存储器)。与时钟门控技术相似，电源门控技术也需要由硬件处理。
技术实现思路
一个或多个示例实施例提供一种半导体装置，该半导体装置也能够通过时钟门控由硬件实现的系统中的硬件来实现电源门控。一个或多个示例实施例还提供一种半导体系统，该半导体系统也能够通过时钟门控由硬件实现的系统中的硬件来实现电源门控。根据本公开的示例实施例，提供一种半导体装置，所述半导体装置包括：硬件自动时钟门控(HWACG)逻辑，被配置为提供知识产权(IP)块的时钟门控；存储器电源控制器，被配置为基于为IP块提供时钟门控的HWACG逻辑来执行与IP块电连接的存储器的电源门控。在一些实施例中，HWACG逻辑包括：第一时钟源，被配置为提供第一时钟信号；第二时钟源，被配置为接收由第一时钟源提供的第一时钟信号，并向IP块提供第二时钟信号；第一时钟控制电路，被配置为控制第一时钟源；第二时钟控制电路，被配置为基于IP块的操作状态将时钟请求发送至第一时钟控制电路，并控制第二时钟源。根据本公开的另一示例实施例，提供一种半导体装置，所述半导体装置包括：HWACG逻辑，被配置为提供IP块的时钟门控；装置电源控制器，被配置为基于提供IP块的时钟门控的HWACG逻辑来执行与IP块电连接的装置的电源门控。在一些实施例中，HWACG逻辑包括：第一时钟源，被配置为提供第一时钟信号；第二时钟源，被配置为接收由第一时钟源提供的第一时钟信号，并向IP块提供第二时钟信号；第一时钟控制电路，被配置为控制第一时钟源；第二时钟控制电路，被配置为基于IP块的操作状态将时钟请求发送至第一时钟控制电路，并控制第二时钟源。根据本公开的另一示例实施例，提供一种半导体系统，所述半导体系统包括：片上系统(SoC)，其中，SoC包括IP块和被配置为向IP块提供时钟信号的时钟管理单元(CMU)；以及与SoC电连接的至少一个外部装置。在一些实施例中，CMU包括：HWACG逻辑，被配置为提供IP块的时钟门控；存储器电源控制器，被配置为基于为IP块提供时钟门控的HWACG逻辑来执行与IP块电连接的存储器的电源门控。在一些实施例中，HWACG逻辑包括：第一时钟源，被配置为提供第一时钟信号；第二时钟源，被配置为接收由第一时钟源提供的第一时钟信号，并向IP块提供第二时钟信号；第一时钟控制电路，被配置为控制第一时钟源；第二时钟控制电路，被配置为基于IP块的操作状态将时钟请求发送至第一时钟控制电路，并控制第二时钟源。附图说明通过参照附图详细描述示例实施例，以上和其他方面和特征将变得更加明显，其中：图1是示出根据示例实施例的半导体装置的框图。图2是示出根据示例实施例的半导体装置的框图。图3是示出根据示例实施例的半导体装置的操作的状态图。图4是示出根据示例实施例的半导体装置的操作的状态图。图5是示出根据示例实施例的半导体装置的操作的时序图。图6是示出根据另一示例实施例的半导体装置的框图。图7是示出根据另一示例实施例的半导体装置的示例实施例的示意图。图8是示出根据另一示例实施例的半导体装置的框图。图9是示出根据另一示例实施例的半导体装置的框图。图10是示出根据示例实施例的半导体系统的框图。贯穿附图，相同的参考编号表示相同的元素。具体实施方式在下文中，将参照附图详细描述示例实施例。当诸如“至少一个”的表述在一列元件之后时，修饰整个列元件而不是修饰列中的单个元件。例如，表述“a、b、c中的至少一个”应被理解为：仅包括a、仅包括b、仅包括c、包括a和b二者、包括a和c二者、包括b和c二者或者包括全部的a、b和c。图1是示出根据示例实施例的半导体装置的框图。参照图1，根据实施例的半导体装置1包括：时钟管理单元(CMU)100、一个或多个知识产权(IP)块200和210、以及电源管理单元(PMU)300。可由片上系统(SoC)实现根据各种示例实施例的半导体装置1，但实施例不限于此。时钟管理单元100向IP块200和IP块210提供时钟信号CLK。在本实施例中，时钟管理单元100包括：时钟组件120a、120b、120c、120d、120e、120f和120g，信道管理电路(CM)130和132，以及时钟管理单元控制器110(CMU控制器110)。时钟组件120a、120b、120c、120d、120e、120f和120g生成时钟信号以提供给IP块200和IP块210，信道管理电路130和132设置在时钟组件120f和120g与IP块200和210之间以在时钟管理单元100与IP块200和210之间提供通信信道(CH)。时钟管理单元控制器110使用时钟组件120a、120b、120c、120d、120e、120f和120g向IP块200和IP块210提供时钟信号。时钟管理单元控制器110可使用时钟组件120a、120b、120c、120d、120e、120f和120g以及信道管理电路130和132，来执行IP块200和IP块210的时钟门控。考虑到将在后面描述的在硬件的控制下执行时钟门控，包括时钟组件120a、120b、120c、120d、120e、120f、120g以及信道管理电路130和132的电路被称为硬件自动时钟门控(HWACG)逻辑105。在一些示例实施例中，由信道管理电路130和信道管理电路132提供的通信信道CH中的每个可被实现为符合ARM公司的低功率接口(LPI)、Q信道接口或P信道接口。然而，实施例不限于此，每个通信信道CH可被实现为符合根据预定目的确定的任意通信协议的通信信道CH。时钟组件120a、120b、120c、120d、120e、120f和120g中的每个包括时钟源CS124a、124b、124c、124d、124e、124f和124g以及分别控制时钟源CS124a、124b、124c、124d、124e、124f和124g的时钟控制电路CC122a、122b、122c、122d、122e、122f和122g。时钟源CS124a、1本文档来自技高网...

【技术保护点】
1.一种半导体装置，包括：硬件自动时钟门控HWACG逻辑，被配置为：提供知识产权IP块的时钟门控；存储器电源控制器，被配置为：基于为IP块提供时钟门控的HWACG逻辑来执行与IP块电连接的存储器的电源门控，其中，HWACG逻辑包括：第一时钟源，被配置为提供第一时钟信号；第二时钟源，被配置为接收由第一时钟源提供的第一时钟信号，并向IP块提供第二时钟信号；第一时钟控制电路，被配置为控制第一时钟源；第二时钟控制电路，被配置为基于IP块的操作状态将时钟请求发送至第一时钟控制电路，并控制第二时钟源。

【技术特征摘要】
2018.01.08 KR 10-2018-00022061.一种半导体装置，包括：硬件自动时钟门控HWACG逻辑，被配置为：提供知识产权IP块的时钟门控；存储器电源控制器，被配置为：基于为IP块提供时钟门控的HWACG逻辑来执行与IP块电连接的存储器的电源门控，其中，HWACG逻辑包括：第一时钟源，被配置为提供第一时钟信号；第二时钟源，被配置为接收由第一时钟源提供的第一时钟信号，并向IP块提供第二时钟信号；第一时钟控制电路，被配置为控制第一时钟源；第二时钟控制电路，被配置为基于IP块的操作状态将时钟请求发送至第一时钟控制电路，并控制第二时钟源。2.根据权利要求1所述的半导体装置，其中，HWACG逻辑还被配置为提供从第一时刻开始并在第二时刻结束的IP块的时钟门控，存储器电源控制器还被配置为：向存储器提供用于执行从第三时刻开始并在第四时刻结束的电源门控的电源门控使能信号，第三时刻发生在第一时刻之后，第四时刻发生在第二时刻之前或在第二时刻。3.根据权利要求2所述的半导体装置，其中，存储器电源控制器还被配置为：在第三时刻之前向存储器提供用于使得存储在存储器中的数据保持的驻留信号。4.根据权利要求1所述的半导体装置，其中，存储器电源控制器还被配置为：通过将芯片使能信号设置为无效电平，然后将第一驻留信号设置为有效电平，然后将电源门控使能信号设置为有效电平，来执行存储器的电源门控，第二时钟源的操作状态转换基于电源门控使能信号。5.根据权利要求1所述的半导体装置，还包括：电源管理单元；选择电路，被配置为：从存储器电源控制器接收第一电源门控使能信号，从电源管理单元接收第二电源门控使能信号，基于第一电源门控使能信号和第二电源门控使能信号中的至少一个来向存储器提供第三电源门控使能信号。6.根据权利要求5所述的半导体装置，其中，选择电路包括：第一隔离单元和第二隔离单元，第一隔离单元连接到存储器电源控制器、电源管理单元以及存储器，第一隔离单元被配置为向存储器提供第三电源门控使能信号，第二隔离单元连接到存储器电源控制器、电源管理单元以及存储器，第二隔离单元被配置为向存储器提供第二驻留信号。7.根据权利要求6所述的半导体装置，其中，电源管理单元被配置为在存储器电源控制器被关闭的时刻向第二隔离单元提供第三驻留信号。8.一种半导体装置，包括：硬件自动时钟门控HWACG逻辑，被配置为提供知识产权IP块的时钟门控；装置电源控制器，被配置为：基于提供IP块的时钟门控的HWACG逻辑来执行与IP块电连接的装置的电源门控，其中，HWACG逻辑包括：第一时钟源，被配置为提供第一时钟信号；第二时钟源，被配置为：接收由第一时钟源提供的第一时钟信号，并向IP块提供第二时钟信号；第一时钟控制电路，被配置为控制第一时钟源；第二时钟控制电路，被配置为：基于IP块的操作状态将时钟请求发送至第一时钟控制电路，并控制第二时钟源。9.根据权利要求8所述的半导体装置，其中，HWACG逻辑还被配置为提供从第一时刻开始并在第二时刻结束的IP块的时钟门控，装置电源控制器还被配置为：向所述装置提供用于执行从第三时刻开始并在第四时刻结束的电源门控的电源门控使能信号，第三时刻发生在第一时刻之后，第四时刻发生在第二时刻之前或在第二时刻。10.根据权利要求9所述的半导体装置，其中，装置...

【专利技术属性】
技术研发人员：孙裕硕，金相佑，李炳卓，权润周，赵俊佑，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR