半导体存储装置制造方法及图纸

实施方式提供一种能够提高可靠性的半导体存储装置。根据实施方式，半导体存储装置包含第1存储器串SR、第1字线WL、第2字线WL、第1选择栅极线SGD、第2选择栅极线SGS、及控制电路16，所述第1存储器串SR包含第1选择晶体管ST1、第1存储单元MT、第2存储单元MT、及第2选择晶体管ST2。控制电路16在对第1存储单元MT的写入动作中，反复进行包含编程动作及编程验证动作的编程循环，在编程循环的反复结束之后，执行对第1及第2字线施加第1电压VREAD，且对第1及第2选择栅极线施加第2电压VSG的第1动作。

Semiconductor Storage Device

【技术实现步骤摘要】
半导体存储装置[相关申请]本申请享有以日本专利申请2017-252186号(申请日：2017年12月27日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及一种半导体存储装置。
技术介绍
作为半导体存储装置，已知有NAND型(Not-And，与非)闪速存储器。
技术实现思路
实施方式提供一种能够提高可靠性的半导体存储装置。实施方式的半导体存储装置包含：第1存储器串，包含分别串联连接的第1选择晶体管、第1存储单元、第2存储单元、及第2选择晶体管；第1字线，连接在第1存储单元的栅极；第2字线，连接在第2存储单元的栅极；第1选择栅极线，连接在第1选择晶体管的栅极；第2选择栅极线，连接在第2选择晶体管的栅极；及控制电路，控制写入动作。控制电路在对第1存储单元的写入动作中，反复进行包含编程动作及编程验证动作的编程循环，在编程循环的反复结束之后，执行对第1及第2字线施加将第1及第2存储单元设为导通状态的第1电压，且对第1及第2选择栅极线施加将第1及第2选择晶体管设为导通状态的第2电压的第1动作。附图说明图1是第1实施方式的半导体存储装置的框图。图2是第本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，具备：第1存储器串，包含分别串联连接的第1选择晶体管、第1存储单元、第2存储单元、及第2选择晶体管；第1字线，连接在所述第1存储单元的栅极；第2字线，连接在所述第2存储单元的栅极；第1选择栅极线，连接在所述第1选择晶体管的栅极；第2选择栅极线，连接在所述第2选择晶体管的栅极；及控制电路，控制写入动作；且所述控制电路在对所述第1存储单元的所述写入动作中，反复进行包含编程动作及编程验证动作的编程循环，在所述编程循环的所述反复结束之后，执行对所述第1及第2字线施加将所述第1及第2存储单元设为导通状态的第1电压，且对所述第1及第2选择栅极线施加将所述第1及第2选择晶体管设为导通...

【技术特征摘要】
2017.12.27 JP 2017-2521861.一种半导体存储装置，具备：第1存储器串，包含分别串联连接的第1选择晶体管、第1存储单元、第2存储单元、及第2选择晶体管；第1字线，连接在所述第1存储单元的栅极；第2字线，连接在所述第2存储单元的栅极；第1选择栅极线，连接在所述第1选择晶体管的栅极；第2选择栅极线，连接在所述第2选择晶体管的栅极；及控制电路，控制写入动作；且所述控制电路在对所述第1存储单元的所述写入动作中，反复进行包含编程动作及编程验证动作的编程循环，在所述编程循环的所述反复结束之后，执行对所述第1及第2字线施加将所述第1及第2存储单元设为导通状态的第1电压，且对所述第1及第2选择栅极线施加将所述第1及第2选择晶体管设为导通状态的第2电压的第1动作。2.根据权利要求1所述的半导体存储装置，其还具备：驱动电路，经由第1晶体管连接在所述第1字线，经由第2晶体管连接在所述第1选择栅极线，且经由第3晶体管连接在所述第2选择栅极线；信号线，共用地连接在所述第1至第3晶体管的栅极；及解码器电路，连接着所述信号线；且所述控制电路在所述编程循环的所述反复结束之后，执行第2动作，并在...

【专利技术属性】
技术研发人员：坪内洋，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP