半导体存储装置制造方法及图纸

实施方式提供一种能够提高可靠性的半导体存储装置。根据实施方式，半导体存储装置包含第1存储器串SR、第1字线WL、第2字线WL、第1选择栅极线SGD、第2选择栅极线SGS、及控制电路16，所述第1存储器串SR包含第1选择晶体管ST1、第1存储单元MT、第2存储单元MT、及第2选择晶体管ST2。控制电路16在对第1存储单元MT的写入动作中，反复进行包含编程动作及编程验证动作的编程循环，在编程循环的反复结束之后，执行对第1及第2字线施加第1电压VREAD，且对第1及第2选择栅极线施加第2电压VSG的第1动作。

Semiconductor Storage Device

【技术实现步骤摘要】
半导体存储装置[相关申请]本申请享有以日本专利申请2017-252186号(申请日：2017年12月27日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及一种半导体存储装置。
技术介绍
作为半导体存储装置，已知有NAND型(Not-And，与非)闪速存储器。
技术实现思路
实施方式提供一种能够提高可靠性的半导体存储装置。实施方式的半导体存储装置包含：第1存储器串，包含分别串联连接的第1选择晶体管、第1存储单元、第2存储单元、及第2选择晶体管；第1字线，连接在第1存储单元的栅极；第2字线，连接在第2存储单元的栅极；第1选择栅极线，连接在第1选择晶体管的栅极；第2选择栅极线，连接在第2选择晶体管的栅极；及控制电路，控制写入动作。控制电路在对第1存储单元的写入动作中，反复进行包含编程动作及编程验证动作的编程循环，在编程循环的反复结束之后，执行对第1及第2字线施加将第1及第2存储单元设为导通状态的第1电压，且对第1及第2选择栅极线施加将第1及第2选择晶体管设为导通状态的第2电压的第1动作。附图说明图1是第1实施方式的半导体存储装置的框图。图2是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。图3是第1实施方式的半导体存储装置所具备的存储单元阵列的剖视图。图4是表示第1实施方式的半导体存储装置所具备的行解码器的连接的图。图5是第1实施方式的半导体存储装置中的写入动作的流程图。图6是表示第1实施方式的半导体存储装置中的写入动作时的各配线的电压的时序图。图7是表示读出动作中的字线与NAND串的信道的电压的时序图的一例。图8是表示第2实施方式的半导体存储装置中的写入动作时的各配线的电压的时序图。图9是表示第2实施方式的半导体存储装置中的写入动作时的各配线的电压的时序图。具体实施方式以下，参照附图对实施方式进行说明。在该说明时，涵盖所有图地对共通的部分标注共通的参考符号。1.第1实施方式对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举在半导体衬底上三维地积层着存储单元晶体管的三维积层型NAND型闪速存储器为例来进行说明。此外，半导体存储装置并不限定于三维积层型NAND型闪速存储器，也能够应用于在半导体衬底上配置着存储单元晶体管的平面型NAND型闪速存储器。1.1关于构成1.1.1关于半导体存储装置的整体构成首先，使用图1对半导体存储装置的整体构成进行说明。此外，在图1的例子中，利用箭头线表示各块的连接的一部分，但连接并不限定于此。像图1所示那样，半导体存储装置1具备存储单元阵列10、行解码器11(11a及11b)、行驱动器13、读出放大器14、电压产生电路15、及序列发生器16。存储单元阵列10具备作为非易失性存储单元晶体管的集合的8个块BLK(BLK0～BLK7)。块BLK各自具备作为串联连接着存储单元晶体管的NAND串SR的集合的4个串单元SU(SU0～SU3)。此外，存储单元阵列10内的块BLK的个数及块BLK内的串单元SU的个数为任意。行解码器11a对应于块BLK0、BLK1、BLK5、及BLK6地设置。另外，行解码器11b对应于块BLK2、BLK3、BLK6、及BLK7地设置。行解码器11a及11b分别包含块解码器12a及12b。块解码器12a及12b对行地址RA进行解码，并基于该解码结果，选择对应的块BLK的行方向。然后，行解码器11a及11b将所需要的电压输出到对应的块BLK。行驱动器13将数据的写入、读出、及删除所需要的电压供给到行解码器11a及11b。读出放大器14在数据的读出时，读出(sense)从存储单元晶体管读出的数据。另外，在数据的写入时，将写入数据传送到存储单元晶体管。电压产生电路15产生数据的写入、读出、及删除所需要的电压，并将其供给到例如行驱动器13及读出放大器14等。序列发生器16控制半导体存储装置1整体的动作。更具体来说，序列发生器16控制行解码器11a及11b、行驱动器13、读出放大器14、及电压产生电路15等。另外，序列发生器16在内部包含寄存器17。寄存器17保存各种动作的设定等。寄存器17保持设定写入动作后的伪读出(dummyread)的执行的有无的参数。例如，序列发生器16于在与寄存器17的伪读出对应的寄存器地址设定着“0”的情况下，在写入动作后不执行(“disable(去能)”)伪读出。另外，序列发生器16于在与寄存器17的伪读出对应的寄存器地址设定着“1”的情况下，在写入动作后执行(“enable(使能)”)伪读出。与有无伪读出对应的参数设定例如在产品出厂时进行。1.1.2关于存储单元阵列的构成接下来，使用图2对存储单元阵列10的构成进行说明。此外，图2的例子表示块BLK0的构成，块BLK1～BLK3的构成也与块BLK0相同。像图2所示那样，NAND串SR各自包含例如8个存储单元晶体管MT(MT0～MT7)、以及选择晶体管ST1及ST2。存储单元晶体管MT具备控制栅极及电荷蓄积层，且非易失地保持数据。存储单元晶体管MT能够保持1比特以上的数据。此外，存储单元晶体管MT可以为在电荷蓄积层使用绝缘膜的MONOS(metal-oxide-nitride-oxide-semiconductor，金属-氧化物-氮化物-氧化物-半导体)型，也可以为在电荷蓄积层使用导电层的FG(floatinggate，浮栅)型。以下，在本实施方式中，以MONOS型为例进行说明。另外，存储单元晶体管MT的个数并不限于8个，也可以为16个或32个、64个、96个、128个等，它的数量并不限定。进而，选择晶体管ST1及ST2的个数为任意，只要分别有1个以上即可。8个存储单元晶体管MT串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。更具体来说，存储单元晶体管MT0～MT7的电流路径被串联连接。而且，存储单元晶体管MT7的漏极连接在选择晶体管ST1的源极，存储单元晶体管MT0的源极连接在选择晶体管ST2的漏极。串单元SU0～SU3各自中的选择晶体管ST1的栅极分别连接在选择栅极线SGD0～SGD3。同样地，串单元SU0～SU3各自中的选择晶体管ST2的栅极分别连接在选择栅极线SGS0～SGS3。以下，在不限定选择栅极线SGD0～SGD3的情况下，记载为选择栅极线SGD。在不限定选择栅极线SGS0～SGS3的情况下，记载为选择栅极线SGS。此外，各串单元SU的选择栅极线SGS0～SGS3也可以共用地连接。位于块BLK内的存储单元晶体管MT0～MT7的控制栅极分别共用连接在字线WL0～WL7。以下，在不限定字线WL0～WL7的情况下，记载为字线WL。位于串单元SU内的各NAND串SR的选择晶体管ST1的漏极分别连接在不同的位线BL0～BL(N-1)(N是2以上的整数)。以下，在不限定位线BL0～BL(N-1)的情况下，记载为位线BL。各位线BL在多个块BLK间共用地连接位于各串单元SU内的一个NAND串SR。进而，多个选择晶体管ST2的源极共用地连接在源极线SL。也就是说，串单元SU是连接在不同的位线BL且连接在同一选择栅极线SGD及SGS的NAND串SR的集合体。另外，块BLK是共用字线WL的多个串单元SU的本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，具备：第1存储器串，包含分别串联连接的第1选择晶体管、第1存储单元、第2存储单元、及第2选择晶体管；第1字线，连接在所述第1存储单元的栅极；第2字线，连接在所述第2存储单元的栅极；第1选择栅极线，连接在所述第1选择晶体管的栅极；第2选择栅极线，连接在所述第2选择晶体管的栅极；及控制电路，控制写入动作；且所述控制电路在对所述第1存储单元的所述写入动作中，反复进行包含编程动作及编程验证动作的编程循环，在所述编程循环的所述反复结束之后，执行对所述第1及第2字线施加将所述第1及第2存储单元设为导通状态的第1电压，且对所述第1及第2选择栅极线施加将所述第1及第2选择晶体管设为导通状态的第2电压的第1动作。

【技术特征摘要】
2017.12.27 JP 2017-2521861.一种半导体存储装置，具备：第1存储器串，包含分别串联连接的第1选择晶体管、第1存储单元、第2存储单元、及第2选择晶体管；第1字线，连接在所述第1存储单元的栅极；第2字线，连接在所述第2存储单元的栅极；第1选择栅极线，连接在所述第1选择晶体管的栅极；第2选择栅极线，连接在所述第2选择晶体管的栅极；及控制电路，控制写入动作；且所述控制电路在对所述第1存储单元的所述写入动作中，反复进行包含编程动作及编程验证动作的编程循环，在所述编程循环的所述反复结束之后，执行对所述第1及第2字线施加将所述第1及第2存储单元设为导通状态的第1电压，且对所述第1及第2选择栅极线施加将所述第1及第2选择晶体管设为导通状态的第2电压的第1动作。2.根据权利要求1所述的半导体存储装置，其还具备：驱动电路，经由第1晶体管连接在所述第1字线，经由第2晶体管连接在所述第1选择栅极线，且经由第3晶体管连接在所述第2选择栅极线；信号线，共用地连接在所述第1至第3晶体管的栅极；及解码器电路，连接着所述信号线；且所述控制电路在所述编程循环的所述反复结束之后，执行第2动作，并在...

【专利技术属性】
技术研发人员：坪内洋，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP