半导体器件制造技术

提供了半导体器件以便在抑制面积增加的同时降低耦合噪声。半导体器件包括：按行和列布置的存储器单元；为第一端口布置且各自对应于存储器单元的相应行而布置的多个第一字线；为第二端口布置且各自对应于存储器单元的相应行而布置的多个第二字线；各自被设置在相应的第一字线上方的多个第一虚设字线；各自被设置在相应的第二字线上方的多个第二虚设字线；驱动第一字线和第二字线的字线驱动器；以及虚设字线驱动器，用于以相反的相位借助于字线驱动器根据来自第一字线和第二字线中的第一字线的驱动来驱动针对相邻第二字线的第二虚设字线、或者借助于字线驱动器根据来自第一字线和第二字线中的第二字线的驱动来驱动针对相邻第一字线的第一虚设字线。

semiconductor device

【技术实现步骤摘要】
半导体器件相关申请的交叉引用于2017年12月22日提交的日本专利申请号为2017-246745的公开内容(包括说明书、附图和摘要)以整体内容通过引用并入本文。
本专利技术涉及一种半导体器件，并且更具体地，涉及一种具有多端口存储器的静态随机存取存储器(SRAM)的半导体器件。
技术介绍
在多端口存储器单元中，每个端口的位线或字线倾向于彼此相邻。因此，导线之间的耦合电容可能引起串扰，从而导致故障。例如，日本未经审查的专利申请公开号2000-12704提出了一种通过为字线提供GND线来避免写字线与读字线之间的干扰的方法。类似地，日本未经审查的专利申请公开号2000-236029提出了一种通过在存储器单元的相邻行之间提供GND线来避免字线之间的干扰的方法。然而，在这些方法中，屏蔽线被设置在字线之间，并且因此字线需要被充分间隔开。如果字线最初在存储器单元中被间隔开，则屏蔽线的提供不会增加存储器单元的面积。此外，在日本未经审查的专利申请公开号2009-76931的技术中，由于字线的图案，不同时选择(激活)与未被选择的字线相邻的两个字线。然而，在这种配置中，两个端口的字线也彼此不相邻，从而不太能有效地降低所选择的字线之间的耦合噪声。
技术实现思路
设计本公开以解决该问题并且提供一种能够在抑制面积增加的同时降低耦合噪声的半导体器件。该半导体器件包括按行和列布置的存储器单元、以及针对为每个存储器单元行布置的第一端口和第二端口的第一字线和第二字线。此外，半导体器件包括：各自被设置在相应的第一字线上方的多个第一虚设字线、各自被设置在相应的第二字线上方的多个第二虚设字线、以及驱动第一字线和第二字线的字线驱动器。此外，该半导体器件包括虚设字线驱动器，该虚设字线驱动器用于以相反的相位借助于字线驱动器根据对来自第一字线和第二字线中的第一字线的驱动来驱动针对相邻第二字线的第二虚设字线，或者借助于字线驱动器根据对来自第一字线和第二字线中的第二字线的驱动来驱动针对相邻第一字线的第一虚设字线。根据实施例，该半导体器件可以在抑制面积增加的同时降低耦合噪声。附图说明图1是示出根据第一实施例的用于解释半导体器件的配置的框图；图2是示出根据第一实施例的存储器单元MC的配置示例的电路图；图3是示出根据第一实施例的半导体器件的存储器阵列的说明图；图4是示出根据第一实施例的仅提取字线的布局配置的平面图；图5是示出包括图3所示的第二行和第三行中的存储器单元MC2和MC3的布局配置示例的平面图；图6A和6B是上层的布线布局图；图7A和7B是示出图5和图6A的组合的横截面配置图；图8是示出根据第一实施例的虚设字线的配置的说明图；图9是示出根据第一实施例的虚设字线的上部布线布局的图；图10是示出根据第一实施例的字线WLA和WLB以及虚设字线DWLA和DWLB的横截面图；图11是示出根据第一实施例的用于解释响应于解码信号的字线和虚设字线的驱动的时序图；图12是示出根据第一实施例的第一修改的字线WLA和WLB以及虚设字线DWLA和DWLB的横截面图；图13是示出根据第一实施例的第二修改的字线WLA和WLB以及虚设字线DWLA和DWLB的布局的说明图；图14是示出根据第二实施例的虚设字线驱动器电路的配置的说明图；图15是示出根据第二实施例的修改的虚设字线驱动器电路的配置的说明图；图16是示出根据第三实施例的虚设字线的配置的说明图；图17是示出根据第三实施例的字线WLA和WLB以及虚设字线DWLA和DWLB的横截面图；图18是示出根据第四实施例的虚设字线的配置的说明图；以及图19是示出根据第四实施例的字线WLA和WLB以及虚设字线DWLC的横截面图。具体实施方式下面将参考附图具体描述实施例。附图中的相同或等同的部分用相同的附图标记表示，并且不再重复其说明。(第一实施例)图1是示出根据第一实施例的半导体器件的配置的框图。参考图1，图1中的半导体器件包括以行和列(矩阵)布置的多个存储器单元MC、字驱动器部分WD、控制部分CTLA、输入/输出电路部分IOC_A、控制部分CTLB和输入/输出电路部分IOC_B。为第一端口和第二端口(端口A、端口B)提供有字驱动器部分、控制部分和输入/输出电路部分。字驱动器部分WD驱动沿着行方向布置的多个字线WLA。此外，字驱动器部分WD驱动沿着行方向布置的多个字线WLB。输入/输出电路部分IOC_A在针对被耦合到存储器单元MC的端口A的位线对(BLA/BLA)上读取和写入信息，而输入/输出电路部分IOC_B在针对被耦合到存储器单元MC的端口B的位线对上读取和写入信息。在图1中，为方便起见省略了位线对。控制部分CTLA响应于为端口A而被输入的外部地址信号而控制被包括在针对第一端口的字驱动器部分WD中的多个字驱动器电路。控制部分CTLA还控制被包括在输入/输出电路部分IOC_A中的多个读取电路(例如，读出放大器电路)或写入电路。控制部分CTLB响应于为端口B而被输入的外部地址信号而控制被包括在针对第二端口的字驱动器部分WD中的多个字驱动器电路。控制部分CTLB还控制被包括在输入/输出电路部分IOC_B中的多个读取电路或写入电路(未被示出)。在该配置中，根据第一实施例的半导体器件包括字线WLA和WLB，字线WLA和WLB被交替地布置成行，例如，按照WLA0、WLB0、WLA1和WLA2的顺序。一行中的字线WLA与右侧(或左侧)行中的字线WLA相邻，而一行中的字线WLB与左侧(或右侧)行中的字线WLB相邻。图2是示出根据第一实施例的存储器单元MC的配置示例的电路图。如图2所示，存储器单元MC是SRAM存储器单元。存储器单元MC包括两个驱动器晶体管DR1和DR2、两个负载晶体管LD1和LD2、以及四个存取晶体管AC1a、AC1b、AC2a和AC2b。在该配置中，驱动器晶体管DR1和DR2以及存取晶体管AC1a、AC1b、AC2a和AC2b包括NMOS晶体管，而负载晶体管LD1和LD2包括PMOS晶体管。负载晶体管LD1和驱动器晶体管DR1包括第一互补金属氧化物半导体(CMOS)反相器I1。负载晶体管LD2和驱动器晶体管DR2包括第二CMOS反相器I2。第一反相器I1和第二反相器I2的输出端子各自被耦合到另一反相器的输入端子。因此，第一反相器I1和第二反相器I2包括保持存储节点Nt和反相存储节点Nb中的互补存储信息的1位锁存电路。驱动器晶体管DR1和DR2的源极各自被耦合到地电压GND，而负载晶体管LD1和LD2的源极各自被耦合到电源电压VDD。当针对端口A的字线WLA被激活时，存取晶体管AC1a耦合存储节点Nt和针对端口A的位线BLA。当字线WLA被激活时，存取晶体管AC2a耦合反相存储节点Nb和针对端口A的反相位线/BLA。类似地，当针对端口B的字线WLB被激活时，存取晶体管AC1b耦合存储节点Nt和针对端口B的位线BLB。当字线WLB被激活时，存取晶体管AC2b耦合反相存储节点Nb和针对端口B的反相位线/BLB。位线BLA和/BLA包括针对端口A的位线对。位线BLB和/BLB包括针对端口B的位线对。字线WLA和WLB沿着行方向被布置。位线BLA、/BLA、BLB和/BLB沿着列方向被布置。每行包括一组字线，该组字线包括两个字线WLA和WLB本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：存储器单元，被布置在行的每行和列的每列中；用于第一端口的多个第一字线，分别被布置在所述行中，并且被布置在第一布线层中；用于第二端口的多个第二字线，分别被布置在行中，并且被布置在所述第一布线层中；多个第一虚设字线，被布置在与所述第一布线层不同的第二布线层中；多个第二虚设字线，被布置在所述第二布线层中；字线驱动器，所述字线驱动器驱动所述多个第一字线和所述多个第二字线；以及虚设字线驱动器，用于根据所述多个第一字线中的一个第一字线的驱动、以与所述多个第一字线中的所述一个第一字线相反的相位来驱动与所述多个第二字线中的一个第二字线相对应的所述多个第二虚设字线中的一个第二虚设字线，所述多个第二字线中的所述一个第二字线与所述多个第一字线中的所述一个第一字线相邻；或者用于根据所述多个第二字线中的一个第二字线的驱动、以与所述多个第二字线中的所述一个第二字线相反的相位来驱动与所述多个第一字线中的一个第一字线相对应的所述多个第一虚设字线中的一个第一虚设字线，所述多个第一字线中的所述一个第一字线与所述多个第二字线中的所述一个第二字线相邻。

【技术特征摘要】
2017.12.22 JP 2017-2467451.一种半导体器件，包括：存储器单元，被布置在行的每行和列的每列中；用于第一端口的多个第一字线，分别被布置在所述行中，并且被布置在第一布线层中；用于第二端口的多个第二字线，分别被布置在行中，并且被布置在所述第一布线层中；多个第一虚设字线，被布置在与所述第一布线层不同的第二布线层中；多个第二虚设字线，被布置在所述第二布线层中；字线驱动器，所述字线驱动器驱动所述多个第一字线和所述多个第二字线；以及虚设字线驱动器，用于根据所述多个第一字线中的一个第一字线的驱动、以与所述多个第一字线中的所述一个第一字线相反的相位来驱动与所述多个第二字线中的一个第二字线相对应的所述多个第二虚设字线中的一个第二虚设字线，所述多个第二字线中的所述一个第二字线与所述多个第一字线中的所述一个第一字线相邻；或者用于根据所述多个第二字线中的一个第二字线的驱动、以与所述多个第二字线中的所述一个第二字线相反的相位来驱动与所述多个第一字线中的一个第一字线相对应的所述多个第一虚设字线中的一个第一虚设字线，所述多个第一字线中的所述一个第一字线与所述多个第二字线中的所述一个第二字线相邻。2.根据权利要求1所述的半导体器件，其中所述多个第一虚设字线中的所述一个第一虚设字线和所述多个第二虚设字线中的所述一个第二虚设字线在宽度上分别大于所述多个第一字线中的所述一个第一字线和所述多个第二字线中的所述一个第二字线。3.根据权利要求1所述的半导体器件，其中所述多个第一虚设字线和所述多个第二虚设字线在与所述多个第一字线和所述多个第二字线相同的方向上延伸，并且其中所述多个第一虚设字线中的所述一个第一虚设字线和所述多个第二虚设字线中的所述一个第二虚设字线中的每个虚设字线被划分为预定长度。4.根据权利要求1所述的半导体器件，其中所述字线驱动器以第一电压驱动所述多个第一字线和所述多个第二字线，并且其中所述虚设字线驱动器以高于所...

【专利技术属性】
技术研发人员：石井雄一郎，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP