输出电路和芯片制造技术

本实用新型专利技术提供一种输出电路和芯片。输出电路包括第一级电路、第二级电路第三级电路和第四级电路。第一级电路用于将读取存储器内部的串行数据，并将串行数据分成设定速率等级的电压信号；第二级电路用于接收第一级电路输出的电压信号，并为电压信号分配传输路径；第三级电路用于接收第二级电路输出的电压信号，并根据ZQ校准信号为每一个接收到的电压信号分配传输路径；第四级电路包括上拉电路和下拉电路，上拉电路和下拉电路均包括薄栅低阈值NMOS管，第四级电路用于接收第三级电路输出的电压信号，生成输出电路的输出电压信号。本实用新型专利技术通过消除开启阈值电压对最低工作电源电压的限制，可以兼容多种不同的高速数据输出端口，提高效率。

【技术实现步骤摘要】
输出电路和芯片
本技术涉及半导体存储器，具体涉及一种输出电路和芯片。
技术介绍
在LPDDR4(LowPowerDoubleDataRateSDRAM4)和LPDDR4X的应用中，都是采用了LVSTL(LowVoltageSwingTerminatedLogic)的高速接口标准，并且都可由内存控制器设置不同的输出下拉驱动能力和输出高电平。但是，由于两者数据输出端口的电压不同，无法在同一芯片中应用LPDDR4和LPDDR4X。因此，给芯片应用和设计造成困扰。
技术实现思路
本技术提供一种输出电路和芯片，以至少解决现有技术中的以上技术问题。为达到上述目的，本技术提供了一种输出电路，包括：第一级电路，所述第一级电路用于读取存储器内部的串行数据，并将所述串行数据分成多个设定速率等级的电压信号；第二级电路，与所述第一级电路连接，所述第二级电路用于接收所述第一级电路输出的多个电压信号，生成多个电压信号，并为每一个生成的电压信号分配传输路径；第三级电路，与所述第二级电路连接，所述第三级电路用于接收所述第二级电路输出的多个电压信号，并根据ZQ校准信号为每一个接收到的电压信号分配传输路径；第四级电路，与所述第本文档来自技高网...

【技术保护点】
1.一种输出电路，其特征在于，包括：第一级电路，所述第一级电路用于读取存储器内部的串行数据，并将所述串行数据分成多个设定速率等级的电压信号；第二级电路，与所述第一级电路连接，所述第二级电路用于接收所述第一级电路输出的多个电压信号，生成多个电压信号，并为每一个生成的电压信号分配传输路径；第三级电路，与所述第二级电路连接，所述第三级电路用于接收所述第二级电路输出的多个电压信号，并根据ZQ校准信号为每一个接收到的电压信号分配传输路径；第四级电路，与所述第三级电路连接，所述第四级电路包括上拉电路和下拉电路，所述上拉电路和所述下拉电路均包括多个并联的薄栅低阈值NMOS管，所述第四级电路用于接收所述第三级...

【技术特征摘要】
1.一种输出电路，其特征在于，包括：第一级电路，所述第一级电路用于读取存储器内部的串行数据，并将所述串行数据分成多个设定速率等级的电压信号；第二级电路，与所述第一级电路连接，所述第二级电路用于接收所述第一级电路输出的多个电压信号，生成多个电压信号，并为每一个生成的电压信号分配传输路径；第三级电路，与所述第二级电路连接，所述第三级电路用于接收所述第二级电路输出的多个电压信号，并根据ZQ校准信号为每一个接收到的电压信号分配传输路径；第四级电路，与所述第三级电路连接，所述第四级电路包括上拉电路和下拉电路，所述上拉电路和所述下拉电路均包括多个并联的薄栅低阈值NMOS管，所述第四级电路用于接收所述第三级电路输出的多个电压信号，并根据接收到的电压信号生成所述输出电路的输出电压信号。2.如权利要求1所述的输出电路，其特征在于，所述上拉电路包括多个并联的上拉支路，各所述上拉支路均包括结构相同的第一薄栅低阈值NMOS管，所述第一薄栅低阈值NMOS管的漏极与电源电压连接，所述第一薄栅低阈值NMOS管的栅极接收所述第三级电路输出的上拉电压信号；各所述上拉支路的所述第一薄栅低阈值NMOS管的源极均连接作为数据输出端。3.如权利要求2所述的输出电路，其特征在于，所述下拉电路包括多个并联的下拉支路，各所述下拉支路均包括结构相同的第二薄栅低阈值NMOS管，所述第二薄栅低阈值NMOS管的源极接地，所述第二薄栅低阈值NMOS管的漏极与所述第一薄栅低阈值NMOS管的源极连接，所述第二薄栅低阈值NMOS管的栅极接收所述第三级电路输出的下拉电压信号。4.如权利要求3所述的输出电路，其特征在于，所述第三级电路还用于在ZQ校准时输出多个上拉ZQ校准信号；各所述上拉支路均包括多个第三薄栅低阈值NMOS管，各所述上拉支路中所述第三薄栅低阈值NMOS管均与所述第一薄栅低阈值NMOS管并联；所述第三薄栅低阈值NMOS管的栅极接收所述上拉ZQ校准信号，所述第三薄栅低阈值NMOS管用于根据上拉ZQ校准信号，调整所述上拉支路的等效电阻为RZQ。5.如权利要求4所述的输出电路，其特征在于，所述第三级电路还用于在ZQ校准时输出多个下拉ZQ校准信号；各所述下拉支路均包括多个第四薄栅低阈值NMOS管，各所述下拉支路中所述第四薄栅低阈值NMOS管均与所述第二薄栅低阈值NMOS管并联，所述第四薄栅低阈值NMOS管的栅极接收所述下拉ZQ校准信号，所述第四薄栅低阈值NMOS管用于根据下拉ZQ校准信号，调整所述下拉支路的等效电阻为RZQ。6.如权利要求5所述的输出电路，其特征在于，多个所述第三薄栅低阈值NMOS管和多个所述第四薄栅低阈值NMOS管的等效宽长比的比例均依次递增。7.如权利要求5所述的输出电路，其特征在于，所述上拉电路还包括上拉开关模块，所述上拉开关模块包括与所述第一薄栅低阈值NMOS管对应数目的厚栅高阈值NMOS管，所述厚栅高阈值NMOS管的漏极与电源电压连接，所述厚栅高阈值NMOS管的源极...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽,34