用于嵌入式闪存装置的改进的通电次序制造方法及图纸

本发明专利技术公开了用于嵌入式闪存装置内的改进的通电次序的系统和方法。

Improved power-on sequence for embedded flash memory devices

The invention discloses a system and a method for improving the electrification sequence in an embedded flash memory device.

【技术实现步骤摘要】
用于嵌入式闪存装置的改进的通电次序
本申请是专利号：201580028428.X，专利技术名称为：用于嵌入式闪存装置的改进的通电次序的分案申请。本专利技术公开了用于嵌入式闪存装置内的改进的通电次序的系统和方法。
技术介绍
使用浮栅来在其上存储电荷的闪存单元以及形成于半导体衬底中的此类非易失性存储器单元的存储器阵列，在现有技术中是众所周知的。通常，此类浮栅存储器单元一直是分裂栅类型或叠栅类型的。图1中示出一种现有技术的非易失性存储器单元10。分裂栅超快闪(SuperFlash,SF)存储器单元10包括第一导电类型(诸如P型)的半导体衬底1。衬底1具有表面，在该表面上形成第二导电类型(诸如N型)的第一区2(也称为源极线SL)。同样属于第二导电类型(诸如N型)的第二区3(也称为漏极线)形成在衬底1的该表面上。第一区2和第二区3之间是沟道区4。位线(BL)9连接到第二区3。字线(WL)8(也称为选择栅)被定位在沟道区4的第一部分上方并与其绝缘。字线8几乎不与或完全不与第二区3重叠。浮栅(FG)5在沟道区4的另一部分上方。浮栅5与该另一部分绝缘，并与字线8相邻。浮栅5还与第一区2相邻。耦合栅(CG)7(也称为控制栅)位于浮栅5上方并与其绝缘。擦除栅(EG)6在第一区2上方并与浮栅5和耦合栅7相邻，且与浮栅和耦合栅绝缘。擦除栅6也与第一区2绝缘。现有技术的非易失性存储器单元10的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制(Fowler-Nordheimtunnelingmechanism)，借助在擦除栅EG6上施加高电压而使其他端子等于零伏来擦除单元10。电子从浮栅FG5隧穿到擦除栅EG6中，导致浮栅FG5带正电，从而打开处于读取状态的单元10。所得的单元擦除状态被称为‘1’状态。通过在擦除栅EG6上施加正电压Vegp、在耦合栅CG7上施加负电压Vcgn，并使其他端子等于零伏，得到擦除的另一个实施例。负电压Vcgn负耦合浮栅FG5，因此擦除操作所需的正电压Vcgp较小。电子从浮栅FG5隧穿到擦除栅EG6中，导致浮栅FG5带正电，从而打开处于读取状态(单元状态‘1’)的单元10。或者，字线WL8(Vwle)和源极线SL2(Vsle)可以为负，以进一步降低擦除栅FG5上用于擦除操作所需的正电压。本例中负电压Vwle和Vsle的幅值小到不足以使p/n结正向偏置。通过源极侧热电子编程机制，借助在耦合栅CG7上施加高电压、在源极线SL2上施加高电压、在擦除栅EG6上施加中等电压以及在位线BL9上施加编程电流，来对单元10编程。流经字线WL8与浮栅FG5之间的间隙的一部分电子获得足够的能量而注入浮栅FG5之中，导致浮栅FG5带负电，从而关闭处于读取状态的单元10。所得的单元编程状态被称为‘0’状态。可在编程中，通过在位线BL9上施加抑制电压来抑制单元10(例如，如果将要对与单元10位于同一行中的另一单元进行编程，但不对单元10进行编程)。分裂栅闪存操作和各种电路在HieuVanTran等人的标题为“SubVoltFlashMemorySystem”(亚电压闪存系统)的美国专利No.7,990,773，以及HieuVanTran等人的标题为“ArrayofNon-VolatileMemoryCellsIncludingEmbeddedLocalandGlobalReferenceCellsandSystems”(包括嵌入式本地和全局基准单元和系统的非易失性存储器单元阵列)的美国专利No.8,072,815中有所描述，所述专利以引用方式并入本文。图2示出了二维现有技术闪存系统的典型现有技术架构。管芯12包括：用于存储数据的存储器阵列15和存储器阵列20，存储器阵列任选地利用如图1中的存储器单元10；用于使管芯12的其他部件通常与焊线(未示出)之间能够电连通的垫35和垫80，所述焊线继而连接到用于从封装芯片外部触及集成电路的引脚(未示出)或封装凸块或者用于互连到SOC(片上系统)上的其他宏的宏接口引脚(未示出)；用于为系统提供正负电压源的高电压电路75；用于提供诸如冗余和内建自测试的各种控制功能的控制逻辑70；模拟电路65；分别用于从存储器阵列15和存储器阵列20读取数据的感测电路60和61；行译码器电路45和行译码器电路46，分别用于访问存储器阵列15和存储器阵列20中的将要读取或写入的行；列译码器55和列译码器56，分别用于访问存储器阵列15和存储器阵列20的将要读取或写入的列；电荷泵电路50和电荷泵电路51，分别用于为存储器阵列15和存储器阵列20提供用于编程和擦除操作的升高电压；由存储器阵列15和存储器阵列20共享的、用于读取和写入(擦除/编程)操作的高电压驱动器电路30；存储器阵列15在读取和写入操作期间使用的高电压驱动器电路25，以及存储器阵列20在读取和写入(擦除/编程)操作期间使用的高电压驱动器电路26；以及位线抑制电压电路40和位线抑制电压电路41，分别用于取消选择在存储器阵列15和存储器阵列20的写入操作期间不打算编程的位线。本领域的技术人员理解这些功能块，并且图2中所示的块布局在现有技术中是已知的。参考图3，其中示出了现有技术嵌入式闪存系统100。嵌入式闪存系统100包括：电源管理单元101、微控制器单元核心102、外围设备103(USBx、SPI、I2C、UART、ADC、DAC、PWM、MC、HMI)、SRAM104、嵌入式闪存装置105和电源总线106。如上所述，嵌入式闪存装置105任选地可遵循图1和图2的设计。电源管理单元101产生在电源总线106上提供的多个电压。在电源总线106上提供的电压的三个示例是VDD、VDDCORE和VDDFLASH。VDD通常是相对高的(诸如2.5V)，VDDCore是相对低的(诸如1.2V)，并且VDDFLASH也是相对高的(诸如2.5V)，在一些情况下等于VDDCORE。VDDCORE通常用于为嵌入式闪存系统100的控制逻辑供电。VDD通常用于为所有其他功能供电。参考图4，其中示出了用于现有技术嵌入式闪存系统100的典型通电次序操作。在加电序列期间，在时间TU0处，电压401的电压开始斜线上升。在时间TU1处，电压402的电压开始斜线上升。在时间TU2处，电压401的电压开始平稳。在时间TU3处，电压402的电压开始平稳。此时，电压401可以是VDD，并且电压402可以是VDDFLASH。在断电序列期间，在时间TD0处，电压402的电压开始斜线下降。在时间TD1处，电压401的电压开始斜线下降。在时间TD2处，电压402的电压达到0V。在时间TD3处，电压401的电压达到0V。图4的现有技术通电次序可能是有问题的。具体地讲，在时间TU0与TU1之间的时段中，电压401可达到足够的操作电平，而电压402未处于足够的操作电平。具体地讲，在时间TU1与TU2之间的时段中，电压401可处于足够的操作电平，而电压402尚未处于足够的操作电平。在时间TD0与TD1之间的时段中，电压401将仍处于足够的操作电平，但电压402可能下降低于足够的操作电平。在时间TD1与TD2之间，电压402将低于足够的操作电平并持续该时段的至少一部分，而电压401将仍高于足够本文档来自技高网...

【技术保护点】
1.一种电源管理单元，包括被构造成执行上电序列的第一电压源、第二电压源和第三电压源，其中：在第一时间段期间，来自所述第一电压源的电压输出向上斜升，来自所述第二电压源的电压输出保持在恒定电平，并且来自所述第三电压源的电压输出保持在恒定电平；在紧接着所述第一时间段的第二时间段期间，来自所述第一电压源的电压输出保持在恒定电平，来自所述第二电压源的电压输出保持在恒定电平，并且所述第三电压源的电压输出保持在恒定电平；在紧接着所述第二时间段的第三时间段期间，来自所述第一电压源的电压输出保持在恒定电平，来自所述第二电压源的电压输出向上斜升，并且来自所述第三电压源的电压输出保持在恒定电平；在紧接着所述第三时间段的第四时间段期间，来自所述第一电压源的电压输出保持在恒定电平，来自所述第二电压源的电压输出保持在恒定电平，并且所述第三电压源的电压输出保持在恒定电平；并且在紧接着所述第四时间段的第五时间段期间，来自所述第一电压源的电压输出保持在恒定电平，来自所述第二电压源的电压输出保持在恒定电平，并且来自所述第三电压源的电压输出向上斜升。

【技术特征摘要】
2014.05.29 US 14/2907791.一种电源管理单元，包括被构造成执行上电序列的第一电压源、第二电压源和第三电压源，其中：在第一时间段期间，来自所述第一电压源的电压输出向上斜升，来自所述第二电压源的电压输出保持在恒定电平，并且来自所述第三电压源的电压输出保持在恒定电平；在紧接着所述第一时间段的第二时间段期间，来自所述第一电压源的电压输出保持在恒定电平，来自所述第二电压源的电压输出保持在恒定电平，并且所述第三电压源的电压输出保持在恒定电平；在紧接着所述第二时间段的第三时间段期间，来自所述第一电压源的电压输出保持在恒定电平，来自所述第二电压源的电压输出向上斜升，并且来自所述第三电压源的电压输出保持在恒定电平；在紧接着所述第三时间段的第四时间段期间，来自所述第一电压源的电压输出保持在恒定电平，来自所述第二电压源的电压输出保持在恒定电平，并且所述第三电压源的电压输出保持在恒定电平；并且在紧接着所述第四时间段的第五时间段期间，来自所述第一电压源的电压输出保持在恒定电平，来自所述第二电压源的电压输出保持在恒定电平，并且来自所述第三电压源的电压输出向上斜升。2.根据权利要求1所述的电源管理单元，其中所述第一电压源、所述第二电压源和所述第三电压源被构造成执行断电序列，其中：在第六时间段期间，来自所述第一电压源的电压输出向下斜降，来自所述第二电压源的电压输出保持在恒定电平，并且来自所述第三电压源的电压输出向下斜降；在紧接着所述第六时间段的第七时间段期间，来自所述第一电压源的电压输出向下斜降，来自所述第二电压源的电压输出向下斜降，并且来自所述第三电压源的电压输出向下斜降。3.根据权利要求1所述的电源管理单元，其中所述第一电压源、所述第二电压源和所述第三电压源被构造成执行断电序列，其中：在第六时间段期间，来自所述第一电压源的电压输出保持在恒定电平，来自所述第二电压源的电压输出保持在恒定电平，并且来自所述第三电压源的电压输出向下斜降；在紧接着所述第六时间段的第七时间段期间，来自所述第一电压源的电压输出保持在恒定电平，来自所述第二电压源的电压输出保持在恒定电平，并且来自所述第三电压源的电压输出保持在恒定电平；在紧接着所述第七时间段的第八时间段期间，来自所述第一电压源的电压输出向下斜降，来自所述第二电压源的电压输出保持在恒定电平，并且来自所述第三电压源的电压输出保持在恒定电平；并且在紧接着所述第八时间段的第九时间段期间，来自所述第一电压源的电压输出向下斜降，来自所述第二电压源的电压输出保持在恒定电平，并且来自所述第三电压源的电压输出向下斜降。4.一种电源管理单元，包括被构造成执行上电序列的第一电压源、第二电压源和第三电压源，其中：在第一时间段期间，来自所述第一电压源的电压输出向上斜升，来自所述第二电压源的电压输出保持在恒定电平，并且来自所述第三电压源的电压输出向上斜升；在紧接着所述第一时间段的第二时间段期间，来自所述第一电压源的电压输出保持在恒定电平，来自所述第二电压源的电压输出保持在恒定电平，并且所述第三电压源的电压输出保持在恒定电平；在紧接着所述第二时间段的第三时间段期间，来自所述第一电压源的电压输出保持在恒定电平，来自所述第二电压源的电压输出向上斜升，并且来自所述第三电压源的电压输出保持在恒定电平。5.根据权利要求4所述的电源管理单元，其中所述第一电压源、所述第二电压源和所述第三电压源被构造成执行断电序列，其中：在第四时间段期间，来自所述第一电压源的电压输出向下斜降，来自所述第二电压源的电压输出保持在恒定电平，并且来自所述第三电压源的电压输出向下斜降；在紧接着所述第四时间段的第五时间段期间，来自所述第一电压源的电压输出向下斜降，来自所述第二电压源的电压输出向下斜降，并且来自所述第三电压源的电压输出向下斜降。6.一种电源管理单元，包括被构造成执行上电序列的第一电压源、第二电压源、第三电压源和第四电压源，其中：在第一时间段期间，来自所述第一电压源的电压输出向上斜升，来自所述第二电压源的电压输出保持在恒定电平，来自所述第三电压源的电压输出保持在恒定电平，并且来自第四电压源的电压输出保持在恒定电平；在紧接着所述第一时间段的第二时间段期间，来自所述第一电压源的电压输出保持在恒定电平，来自所述第二电压源的电压输出保持在恒定电平，来自所述第三电压源的电压输出保持在恒定电平，并且来自所述第四电压源的电压输出保持在恒定电平；在紧接着所述第二时间段的第三时间段期间，来自所述第一电压源的电压输出保持在恒定电平，来自所述第二电压源的电压输出向上斜升随后保持在恒定电平，来自所述第三电压源的电压输出保持在恒定电平，并且来自所述第四电压源的电压输出保持在恒定电平；并且在紧接着所述第三时间段的第四时间段期间，来自所述第一电压源的电压输出保持在恒定电平，来自所述第二电压源的电压输出保持在恒定电平，来自所述第三电压源的电压输出向上斜升，并且来自所述第四电压源的电压输出向上斜升。7.根据权利要求6所述的电源管理单元，其中所述第一电压源、所述第二电压源、所述第三电压源和所述第四电压源被构造成执行断电序列，其中：在第五时间段期间，来自所述第一电压源的电压输出保持在...

【专利技术属性】
技术研发人员：HV陈，T武，A李，HQ阮，
申请(专利权)人：硅存储技术公司，
类型：发明
国别省市：美国,US