半导体器件制造技术

一种半导体器件包括：沟道图案，包括顺序地堆叠在衬底上的第一半导体图案和第二半导体图案；以及栅电极，沿第一方向延伸并交叉沟道图案。栅电极包括插置在衬底与第一半导体图案之间的第一部分、以及插置在第一半导体图案与第二半导体图案之间的第二部分。第一部分在第二方向上的最大宽度大于第二部分在第二方向上的最大宽度，第二半导体图案在第二方向上的最大长度小于第一半导体图案在第二方向上的最大长度。

semiconductor device

A semiconductor device includes: channel patterns, including first and second semiconductor patterns stacked sequentially on a substrate; and gate electrodes extending in the first direction and crossing channel patterns. The gate electrode includes the first part inserted between the substrate and the half conductor pattern, and the second part inserted between the first semiconductor pattern and the second semiconductor pattern. The maximum width of the first part in the second direction is larger than the maximum width of the second part in the second direction, and the maximum length of the second semiconductor pattern in the second direction is smaller than the maximum length of the first semiconductor pattern in the second direction.

【技术实现步骤摘要】
半导体器件
本公开涉及半导体器件，具体地，涉及包括全包围栅极型晶体管的半导体器件。
技术介绍
由于其小尺寸、多功能和/或低成本特性，半导体器件被认为是电子工业中的重要元件。半导体器件可以归类为用于存储数据的存储器件、用于处理数据的逻辑器件、以及包括存储器和逻辑元件两者的混合器件。为了满足对具有快速的速度和/或低功耗的电子器件的增长的需求，有必要实现具有高可靠性、高性能和/或多功能的半导体器件。为了满足这些技术要求，半导体器件的复杂性和/或集成密度正在增大。
技术实现思路
本专利技术构思的一些实施方式提供了其中设置具有改善的电特性的全包围栅极型晶体管的半导体器件。根据本专利技术构思的一些实施方式，一种半导体器件可以包括：沟道图案，包括顺序地堆叠在衬底上的第一半导体图案和第二半导体图案；以及栅电极，包括插置在衬底与第一半导体图案之间的第一部分、以及插置在第一半导体图案与第二半导体图案之间的第二部分，其中栅电极沿第一方向延伸并交叉沟道图案，其中栅电极的第一部分在第二方向上具有比栅电极的第二部分在第二方向上的最大宽度大的最大宽度，以及其中第二半导体图案在第二方向上的最大长度小于第一半导体图案在第二方向上的最大长度。根据本专利技术构思的一些实施方式，一种半导体器件可以包括：沟道图案，包括顺序地堆叠在衬底上的第一半导体图案和第二半导体图案；在衬底上的成对的源/漏图案，沟道图案的第一半导体图案和第二半导体图案插置在所述成对的源/漏图案之间；以及栅电极，包括插置在衬底与第一半导体图案之间的第一部分，其中栅电极沿第一方向延伸并交叉沟道图案，其中栅电极的第一部分在第二方向上具有随着离衬底的距离减小而增大的宽度，以及其中在第一半导体图案与衬底之间的范围内，所述成对的源/漏图案中的每个源/漏图案在第二方向上具有随着离衬底的距离减小而减小的宽度。根据本专利技术构思的一些实施方式，一种半导体器件可以包括：在衬底上的第一沟道图案和第二沟道图案，第一沟道图案和第二沟道图案的每个包括顺序地堆叠在衬底上的第一半导体图案和第二半导体图案；第一源/漏图案和第二源/漏图案，分别与第一沟道图案和第二沟道图案接触，其中第一源/漏图案和第二源/漏图案具有彼此不同的导电类型；以及栅电极，包括插置在第一沟道图案的第一半导体图案与衬底之间的第一部分、以及插置在第二沟道图案的第一半导体图案与衬底之间的第二部分，其中栅电极沿第一方向延伸并交叉第一沟道图案和第二沟道图案，以及其中栅电极的第一部分在第二方向上具有比栅电极的第二部分在第二方向上的最大宽度大的最大宽度。附图说明示例实施方式将由以下结合附图的简要描述被更清楚地理解。附图表示如这里描述的非限制性的示例实施方式。图1是示出根据本专利技术构思的一些实施方式的半导体器件的俯视图。图2A至2E分别是沿图1的线A-A'、B-B'、C-C'、D-D'和E-E'截取的剖视图。图3、5、7、9和11是示出根据本专利技术构思的一些实施方式的制造半导体器件的方法的俯视图。图4、6A、8A、10A和12A分别是沿图3、5、7、9和11的线A-A'截取的剖视图。图6B、8B、10B和12B分别是沿图5、7、9和11的线B-B'截取的剖视图。图6C、8C、10C和12C分别是沿图5、7、9和11的线C-C'截取的剖视图。图8D、10D和12D分别是沿图7、9和11的线D-D'截取的剖视图。图10E和12E分别是沿图9和11的线E-E'截取的剖视图。应注意，这些图旨在示出某些示例实施方式中利用的方法、结构和/或材料的一般特征，并对下面提供的书面描述进行补充。然而，这些附图不是按比例绘制的，并且可能不精确地反映任何给出的实施方式的精确结构或性能特征，并且不应被解释为限定或限制示例实施方式所涵盖的值或属性的范围。例如，为了清楚起见，分子、层、区域和/或结构元件的相对厚度和定位可能被减小或夸大。在各附图中使用相似或相同的附图标记旨在表示存在相似或相同的元件或特征。具体实施方式现在将参照其中显示了示例实施方式的附图更全面地描述本专利技术构思的示例实施方式。图1是示出根据本专利技术构思的一些实施方式的半导体器件的俯视图。图2A至2E分别是沿图1的线A-A'、B-B'、C-C'、D-D'和E-E'截取的剖视图。参照图1和图2A至2E，可以提供包括第一区域RG1和第二区域RG2的衬底100。衬底100可以是半导体衬底。在一些实施方式中，衬底100可以是硅衬底、锗衬底或绝缘体上硅(SOI)衬底。第一晶体管可以提供在衬底100的第一区域RG1上，第二晶体管可以提供在衬底100的第二区域RG2上。衬底100的第一区域RG1和第二区域RG2可以是其上提供了用于存储数据的多个存储单元的存储单元区域。作为一示例，构成多个SRAM单元的存储单元晶体管可以提供在衬底100的存储单元区域上。第一晶体管和第二晶体管可以用作存储单元晶体管的一部分。衬底100的第一区域RG1和第二区域RG2可以是其上集成了构成半导体器件的逻辑电路的逻辑晶体管的逻辑单元区域。作为一示例，构成处理器核或I/O端子的逻辑晶体管可以提供在衬底100的逻辑单元区域上。第一晶体管和第二晶体管可以用作逻辑晶体管的一部分。然而，本专利技术构思不限于此。第一区域RG1上的第一晶体管和第二区域RG2上的第二晶体管可以具有彼此不同的导电类型。作为一示例，第一区域RG1上的第一晶体管可以是PMOSFET，第二区域RG2上的第二晶体管可以是NMOSFET。器件隔离层ST可以提供在衬底100上。器件隔离层ST可以提供在衬底100的上部中，以限定第一有源图案AP1和第二有源图案AP2。第一有源图案AP1可以提供在第一区域RG1上。第二有源图案AP2可以提供在第二区域RG2上。第一有源图案AP1和第二有源图案AP2的每个可以是沿第二方向D2延伸的线形图案或条形图案。器件隔离层ST可以被提供为填充相邻的每对第一有源图案AP1之间的沟槽TR。器件隔离层ST还可以被提供为填充相邻的每对第二有源图案AP2之间的沟槽TR。器件隔离层ST的顶表面可以低于第一有源图案AP1和第二有源图案AP2的顶表面。第一沟道图案CH1和第一源/漏图案SD1可以提供在每个第一有源图案AP1上。每个第一沟道图案CH1可以插置在相邻的每对第一源/漏图案SD1之间。第二沟道图案CH2和第二源/漏图案SD2可以提供在每个第二有源图案AP2上。每个第二沟道图案CH2可以插置在相邻的每对第二源/漏图案SD2之间。每个第一沟道图案CH1可以包括顺序地堆叠在衬底100上的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以在垂直于衬底100的顶表面的第三方向D3上彼此间隔开。当在俯视图中看时，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以彼此重叠。每个第一源/漏图案SD1可以与第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3的每个的侧表面之一直接接触。换言之，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以被提供为将相邻的每对第一源/漏图案SD1彼此连接。第一沟道图案CH1的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以具有相本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：沟道图案，包括顺序地堆叠在衬底上的第一半导体图案和第二半导体图案；以及栅电极，包括插置在所述衬底与所述第一半导体图案之间的第一部分、以及插置在所述第一半导体图案与所述第二半导体图案之间的第二部分，其中所述栅电极沿第一方向延伸并且交叉所述沟道图案，其中所述栅电极的所述第一部分在第二方向上具有比所述栅电极的所述第二部分在所述第二方向上的最大宽度大的最大宽度，以及其中所述第二半导体图案在所述第二方向上的最大长度小于所述第一半导体图案在所述第二方向上的最大长度。

【技术特征摘要】
2017.11.30 KR 10-2017-01633581.一种半导体器件，包括：沟道图案，包括顺序地堆叠在衬底上的第一半导体图案和第二半导体图案；以及栅电极，包括插置在所述衬底与所述第一半导体图案之间的第一部分、以及插置在所述第一半导体图案与所述第二半导体图案之间的第二部分，其中所述栅电极沿第一方向延伸并且交叉所述沟道图案，其中所述栅电极的所述第一部分在第二方向上具有比所述栅电极的所述第二部分在所述第二方向上的最大宽度大的最大宽度，以及其中所述第二半导体图案在所述第二方向上的最大长度小于所述第一半导体图案在所述第二方向上的最大长度。2.根据权利要求1所述的半导体器件，其中所述栅电极的所述第一部分在所述第二方向上具有随着离所述衬底的距离减小而增大的宽度。3.根据权利要求1所述的半导体器件，其中所述栅电极还包括在所述第二部分上的第三部分，以及其中所述第二部分在所述第二方向上的最大宽度大于所述第三部分在所述第二方向上的最大宽度。4.根据权利要求1所述的半导体器件，还包括在所述衬底上的成对的源/漏图案，其中所述沟道图案的所述第一半导体图案和所述第二半导体图案插置在所述成对的源/漏图案之间，以及其中所述成对的源/漏图案中的每个源/漏图案包括具有比所述衬底的半导体材料的晶格常数大的晶格常数的半导体材料。5.根据权利要求4所述的半导体器件，其中所述成对的源/漏图案中的每个源/漏图案在其中间部分处在所述第二方向上具有最大宽度，以及其中所述中间部分位于与所述第二半导体图案的水平基本相同的水平处。6.根据权利要求4所述的半导体器件，还包括限定所述衬底的有源图案的器件隔离层，其中所述沟道图案的所述第一半导体图案和所述第二半导体图案提供在所述有源图案上，以及其中所述成对的源/漏图案中的每个源/漏图案的底表面的水平低于所述有源图案的顶表面的水平。7.根据权利要求1所述的半导体器件，其中所述沟道图案还包括在所述第二半导体图案上的第三半导体图案，其中所述栅电极还包括插置在所述第二半导体图案与所述第三半导体图案之间的第三部分，以及其中所述第一部分在所述第二方向上的最大宽度大于所述第三部分在所述第二方向上的最大宽度。8.一种半导体器件，包括：沟道图案，包括顺序地堆叠在衬底上的第一半导体图案和第二半导体图案；在所述衬底上的成对的源/漏图案，所述沟道图案的所述第一半导体图案和所述第二半导体图案插置在所述成对的源/漏图案之间；以及栅电极，包括插置在所述衬底与所述第一半导体图案之间的第一部分，其中所述栅电极沿第一方向延伸并且交叉所述沟道图案，其中所述栅电极的所述第一部分在第二方向上具有随着离所述衬底的距离减小而增大的宽度，以及其中在所述第一半导体图案与所述衬底之间的范围内，所述成对的源/漏图案中的每个源/漏图案在所述第二方向上具有随着离所述衬底的距离减小而减小的宽度。9.根据权利要求8所述的半导体器件，其中所述栅电极还包括插置在所述第一半导体图案与所述第二半导体图案之间的第二部分...

【专利技术属性】
技术研发人员：梁正吉，宋升珉，裵金钟，裵东一，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR