基于硅通孔堆叠的三维存储器结构制造技术

公开了一种基于硅通孔堆叠的三维存储器结构，包括：CMOS电路包括第一硅衬底以及位于第一硅衬底上的第一绝缘层，第一绝缘层中具有多个第一外部焊盘；存储单元阵列包括第二硅衬底以及位于第二硅衬底上的第二绝缘层，第二绝缘层中具有多个第二外部焊盘；CMOS电路还包括贯穿第一绝缘层和第一硅衬底的硅通孔，与第一外部焊盘电连接；第一硅衬底与第二绝缘层彼此接触，硅通孔与第二外部焊盘键合，从而实现CMOS电路和存储单元阵列之间的电连接。本实用新型专利技术实施例在CMOS电路上形成硅通孔，硅通孔的第一端与CMOS电路上的第一外部焊盘连接，第二端与存储单元阵列的第二外部焊盘键合以实现两者之间的电连接，以提高存储密度，减少布线密度。

3-D Memory Architecture Based on Silicon Through-hole Stacking

【技术实现步骤摘要】
基于硅通孔堆叠的三维存储器结构
本技术涉及存储器
，特别涉及基于硅通孔堆叠的三维存储器结构。
技术介绍
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的孔径越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，三维存储器结构)。三维存储器结构包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。在NAND结构的三维存储器结构中，一种是先形成CMOS电路，然后在CMOS电路之上形成存储单元阵列。由于存储单元阵列的工艺中有许多高温工艺，对CMOS器件的电性和可靠性存在很大影响，而且工艺周期也较长。另一种是采用半导体衬底形成CMOS电路，采用叠层结构形成存储单元阵列，该叠层结构包括选择晶体管和存储晶体管的栅极导体，然后将CMOS电路键合到存储单元阵列上方。在该三维存储器结构中，贯穿阵列接触(ThroughArrayContact)占据有较大的芯片面积，使得核心区域的面积变小，从而降低了存储密度；另外，采用大量金属布线提供CMOS电路与存储单元阵列之间的电连接，布线密度的增加将会影响三维存储器结构的良率和可靠性。期望进一步改进三维存储器结构的结构，以提高三维存储器结构的存储密度。
技术实现思路
鉴于上述问题，本技术的目的在于提供一种基于硅通孔堆叠的三维存储器结构，其中，在CMOS电路上形成硅通孔，所述硅通孔的第一端与CMOS电路上的第一外部焊盘连接，第二端与存储单元阵列的第二外部焊盘键合以实现CMOS电路和所述存储单元阵列之间的电连接，以提高存储密度，减少布线密度。根据本技术的一方面，提供一种基于硅通孔堆叠的三维存储器结构，包括：CMOS电路，包括第一硅衬底以及位于所述第一硅衬底上的第一绝缘层，所述第一绝缘层中具有多个第一外部焊盘；存储单元阵列，包括第二硅衬底以及位于所述第二硅衬底上的第二绝缘层，所述第二绝缘层中具有多个第二外部焊盘；其中，所述CMOS电路还包括贯穿第一绝缘层和第一硅衬底的硅通孔，所述硅通孔的第一端与所述第一外部焊盘电连接，第二端在所述第一硅衬底的底部暴露；所述CMOS电路的第一硅衬底与所述存储单元阵列的第二绝缘层彼此接触，所述硅通孔与所述第二外部焊盘耦合，从而实现所述CMOS电路和所述存储单元阵列之间的电连接。优选地，所述CMOS电路包括第一布线层，所述存储单元阵列包括第二布线层，所述第一布线层和所述第二布线层横向延伸。优选地，所述硅通孔通过第一布线层与所述第一外部焊盘电连接。优选地，所述CMOS电路包括多个第一导电通道，用于提供所述多个第一外部焊盘彼此之间的电连接；所述存储单元阵列包括多个第二导电通道，用于提供所述多个第二外部焊盘彼此之间的电连接。优选地，所述硅通孔包括金属层以及胶层和/或阻挡层。优选地，所述CMOS电路还包括：位于所述第一硅衬底中的多个晶体管；位于所述第二绝缘层中并且与多个晶体管相连接的多个接触焊盘；所述第一外部焊盘和所述第一导电通道位于所述第一绝缘层中；所述多个接触焊盘经由所述多个第一外部焊盘和所述多个第一导电通道连接至相应的所述硅通孔。优选地，所述存储单元阵列还包括：位于所述第二硅衬底中的公共源区；位于所述第二硅衬底上的栅叠层结构，所述栅叠层结构包括多个层面的栅极导体；贯穿所述栅叠层结构的多个沟道柱；位于所述栅叠层结构上的多个接触焊盘；其中，所述多个沟道柱的第一端延伸至公共源区，第二端连接至相应的接触焊盘，所述多个层面的栅极导体分别连接至相应的接触焊盘；所述栅叠层结构上覆盖有第二绝缘层；所述第二外部焊盘和所述第二导电通道位于所述第二绝缘层中。优选地，所述存储单元阵列还包括：贯穿所述第二绝缘层的至少一个附加导电通道，所述至少一个附加导电通道的第一端延伸至所述公共源区，第二端连接至相应的接触焊盘。技术本技术提供的基于硅通孔堆叠的三维存储器结构，在CMOS电路上形成硅通孔，所述硅通孔的第一端与CMOS电路上的第一外部焊盘连接，第二端与存储单元阵列的第二外部焊盘键合以实现CMOS电路和所述存储单元阵列之间的电连接。该三维存储器结构中无需贯穿阵列接触(TAC)结构，节省了存储单元阵列的面积，提供了存储密度；另外，在CMOS电路的两侧都进行了布线，减少了布线密度。附图说明通过以下参照附图对本技术实施例的描述，本技术的上述以及其他目的、特征和优点将更为清楚，在附图中：图1a和图1b分别示出了三维存储器结构的存储单元串的电路图和结构示意图；图2a和2b分别示出根据本技术实施例的三维存储器结构的内部结构的透视图和整体透视图；图3示出根据本技术实施例的三维存储器结构截面图；图4a至图4i示出根据本技术实施例的三维存储器结构制造方法的各个阶段的截面图。具体实施方式以下将参照附图更详细地描述本技术的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。下面结合附图和实施例，对本技术的具体实施方式作进一步详细描述。本技术中描述的“上方”，是指位于基板平面的上方，可以是指材料之间的直接接触，也可以是间隔设置。在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本技术。本技术可以各种形式呈现，以下将描述其中一些示例。图1a和1b分别示出三维存储器结构的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本技术不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储单元M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储单元M1至M4的栅极分别连接至字线WL1至WL4的相应字线。如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括第二导体层122和第三导体层123，存储单元M1至M4分别包括第一导体层121。第一导体层121、第二导体层122和第三导体层123与存储单元串100中的晶体管的堆叠顺序一致，相邻的导体层之间彼此采用绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括存储串110。存储串110与栅叠层结构相邻或者贯穿栅叠层结构。在存储串110的中间部分，第一导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储单元M1至M4。在存储串110的两端，第二导体层122和123与沟道层111之间夹有栅介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。沟道层111例如由掺杂多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成本文档来自技高网...

【技术保护点】
1.一种基于硅通孔堆叠的三维存储器结构，其特征在于，包括：CMOS电路，包括第一硅衬底以及位于所述第一硅衬底上的第一绝缘层，所述第一绝缘层中具有多个第一外部焊盘；存储单元阵列，包括第二硅衬底以及位于所述第二硅衬底上的第二绝缘层，所述第二绝缘层中具有多个第二外部焊盘；其中，所述CMOS电路还包括贯穿第一绝缘层和第一硅衬底的硅通孔，所述硅通孔的第一端与所述第一外部焊盘电连接，第二端在所述第一硅衬底的底部暴露；所述CMOS电路的第一硅衬底与所述存储单元阵列的第二绝缘层彼此接触，所述硅通孔与所述第二外部焊盘耦合，从而实现所述CMOS电路和所述存储单元阵列之间的电连接。

【技术特征摘要】
1.一种基于硅通孔堆叠的三维存储器结构，其特征在于，包括：CMOS电路，包括第一硅衬底以及位于所述第一硅衬底上的第一绝缘层，所述第一绝缘层中具有多个第一外部焊盘；存储单元阵列，包括第二硅衬底以及位于所述第二硅衬底上的第二绝缘层，所述第二绝缘层中具有多个第二外部焊盘；其中，所述CMOS电路还包括贯穿第一绝缘层和第一硅衬底的硅通孔，所述硅通孔的第一端与所述第一外部焊盘电连接，第二端在所述第一硅衬底的底部暴露；所述CMOS电路的第一硅衬底与所述存储单元阵列的第二绝缘层彼此接触，所述硅通孔与所述第二外部焊盘耦合，从而实现所述CMOS电路和所述存储单元阵列之间的电连接。2.根据权利要求1所述的三维存储器结构，其特征在于，所述CMOS电路包括第一布线层，所述存储单元阵列包括第二布线层，所述第一布线层和所述第二布线层横向延伸。3.根据权利要求2所述的三维存储器结构，其特征在于，所述硅通孔通过第一布线层与所述第一外部焊盘电连接。4.根据权利要求1所述的三维存储器结构，其特征在于，所述CMOS电路包括多个第一导电通道，用于提供所述多个第一外部焊盘彼此之间的电连接；所述存储单元阵列包括多个第二导电通道，用于提供所述多个第二外部焊盘彼此之间的电连接。5.根据...

【专利技术属性】
技术研发人员：胡斌，肖莉红，
申请(专利权)人：长江存储科技有限责任公司，
类型：新型
国别省市：湖北,42