3D存储器件及其制造方法技术

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；半导体层，位于所述多个层间绝缘层的最底部层间绝缘层的表面上；以及多个沟道柱，贯穿所述栅叠层结构且延伸至所述半导体层，其中，所述多个沟道柱的底端与所述最底部层间绝缘层的表面齐平，所述半导体层是半导体衬底中的氢注入区，并且包括与所述沟道柱电连接的公共源区。该3D存储器件的制造方法包括在形成沟道柱之后采用半导体层替代第一牺牲层以提供公共源区，从而可以省去选择性硅外延生长的步骤，从而降低制造成本和提高批量生产能力，并且由于沟道柱的底端齐平而提高器件性能。

3D Memory Device and Its Manufacturing Method

【技术实现步骤摘要】
3D存储器件及其制造方法
本专利技术涉及存储器技术，更具体地，涉及一种3D存储器件及其制造方法。
技术介绍
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。NAND结构的3D存储器件包括：半导体衬底、位于半导体衬底上的栅叠层结构、贯穿栅叠层结构的通孔以及导电通道，采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体层，采用通孔提供选择晶体管和存储晶体管的沟道层与栅介质叠层，以及采用导电通道实现存储单元串的互连。在3D存储器件的制造方法中，采用蚀刻形成通孔，该通孔贯穿栅叠层结构，并且到达半导体衬底的设计深度。在蚀刻之后，采用选择性硅外延生长(SelectiveEpitaxialGrowth，缩写为SEG)在通孔的底部形成填充材料，以通孔的深度不一致导致阈值电压不均匀的问题。然而，SEG工艺不仅是高复杂度和高成本的工艺，而且形成的填充材料的高度也可能是不均匀的，并且与半导体衬底和沟道柱之间形成不平整的界面导致表面电阻高。因此，SEG工艺导致批量生产的困难以及器件性能的降低。因此，期待采用新的制造工艺以取代SEG工艺以提高批量生产能力和器件性能。
技术实现思路
本专利技术的目的是提供一种改进的3D存储器件及其制造方法，其中，在形成沟道柱之后采用半导体层替代第一牺牲层以提供公共源区。根据本专利技术的一方面，提供一种3D存储器件，包括：栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；半导体层，位于所述多个层间绝缘层的最底部层间绝缘层的表面上；以及多个沟道柱，贯穿所述栅叠层结构且延伸至所述半导体层，其中，所述多个沟道柱的底端与所述最底部层间绝缘层的表面齐平，所述半导体层包括与所述沟道柱电连接的公共源区，所述半导体层提供第一键合面。优选地，所述半导体层位于所述最底部层间绝缘层的表面上，所述最底部层间绝缘层的表面提供第二键合面，所述第一键合面和所述第二键合面彼此键合。优选地，所述半导体层由单晶硅组成。优选地，多条位线，经由第一导电通道连接至所述多个沟道柱中相应列沟道柱的顶端；多条字线，经由第二导电通道连接至所述多个栅极导体层的中间栅极导体层；串选择线和源选择线，分别经由第三导电通道和第四导电通道连接至所述多个栅极导体层中的最顶部栅极导体层和最底部栅极导体层；以及源极线，经由第四导电通道连接至所述公共源区。优选地，附加绝缘层，覆盖所述多个层间绝缘层的最顶部层间绝缘层，并且覆盖所述多条位线、所述多条字线、所述串选择线、所述源选择线和所述源极线。优选地，所述附加绝缘层的自由表面作为第三键合面，所述3D存储器件还包括CMOS电路芯片，所述CMOS电路芯片彼此相对的第一表面和第二表面之一作为第四键合面，所述第三键合面和所述第四键合面彼此键合。根据本专利技术的另一方面，提供一种制造3D存储器件的方法，包括：在支撑衬底上形成第一牺牲层；在第一牺牲层上形成栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体层与多个层间绝缘层，所述多个层间绝缘层的最底部层间绝缘层的表面接触所述第一牺牲层；形成贯穿所述栅叠层结构的多个沟道柱，所述多个沟道柱延伸至所述第一牺牲层中；去除所述支撑衬底；去除所述第一牺牲层，以暴露所述多个层间绝缘层的最底部层间绝缘层的表面；形成衬底芯片，所述衬底芯片包括半导体衬底和半导体层；在所述半导体层中形成公共源区；将所述衬底芯片键合在所述最底部层间绝缘层的表面上；以及剥离所述半导体衬底且保留所述半导体层，其中，所述多个沟道柱的底端与所述最底部层间绝缘层的表面齐平，并且与所述公共源区电连接。优选地，所述支撑衬底由选自金属、陶瓷、玻璃、有机材料中的任一种组成。优选地，所述第一牺牲层由多晶硅、金属、陶瓷、玻璃、有机材料中的任一种组成。优选地，去除所述支撑衬底的步骤和所述第一牺牲层的步骤分别包括包括湿法蚀刻、干法蚀刻、化学机械平面化，或者上述工艺组合。优选地，在去除所述支撑衬底时，所述第一牺牲层作为停止层。优选地，在去除所述第一牺牲层时，所述多个层间绝缘层的最底部层间绝缘层作为停止层。优选地，在去除所述第一牺牲层的同时或之后，去除所述多个沟道柱在所述第一牺牲层中的延伸部分。优选地，在去除所述第一牺牲层时，所述多个沟道柱的底端在所述最底部层间绝缘层的表面突出，所述方法还包括采用附加的化学机械平面化去除所述多个沟道柱的突出部。优选地，形成栅叠层结构的步骤包括：在形成所述多个沟道柱之前，形成牺牲叠层结构，所述牺牲叠层结构包括多个第二牺牲层，所述多个第二牺牲层与所述多个层间绝缘层交替堆叠；形成贯穿所述牺牲叠层结构的多个通孔，所述多个通孔延伸至所述第一牺牲层中，在形成所述多个沟道柱之后，采用金属层置换所述多个第二牺牲层以形成所述多个栅极导体层。优选地，在所述半导体层中形成公共源区之前，还包括：在所述半导体层进行氢注入。优选地，还包括：在所述多个层间绝缘层的最顶部层间绝缘层的表面形成附加绝缘层；以及在所述附加绝缘层中形成多条位线、多条字线、串选择线和源选择线、以及源极线。优选地，还包括：将CMOS电路芯片键合在所述附加绝缘层的自由表面上，以形成键合组件。根据本专利技术实施例的3D存储器件及其制造方法，在支撑衬底和第一牺牲层上形成沟道柱，然后去除衬底和第一牺牲层，采用半导体层替代第一牺牲层以提供公共源区。该制造方法采用第一牺牲层提供沟道柱相对应的通孔的延伸空间，在去除第一牺牲层的同时使得沟道柱的底端齐平，从而可以省去SEG工艺以降低制造成本和提高批量生产能力。进一步地，多个沟道柱的底端齐平，即使沟道柱相对应的通孔的深宽比不同，沟道柱的延伸深度也是相同的，从而减小阈值电压的波动。而且，沟道柱的底端与半导体层的接触面平整，从而可以减小沟道柱底端的界面漏电和源漏电阻，提高器件性能。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚。图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。图2a和2b分别示出根据本专利技术实施例的3D存储器件的立体图和截面图。图3至图13示出根据本专利技术实施例的3D存储器件制造方法的各个阶段的示意图。具体实施方式以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转本文档来自技高网...

【技术保护点】
1.一种3D存储器件，包括：栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；半导体层，位于所述多个层间绝缘层的最底部层间绝缘层的表面上；以及多个沟道柱，贯穿所述栅叠层结构且延伸至所述半导体层，其中，所述多个沟道柱的底端与所述最底部层间绝缘层的表面齐平，所述半导体层包括与所述沟道柱电连接的公共源区，所述半导体层提供第一键合面。

【技术特征摘要】
1.一种3D存储器件，包括：栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；半导体层，位于所述多个层间绝缘层的最底部层间绝缘层的表面上；以及多个沟道柱，贯穿所述栅叠层结构且延伸至所述半导体层，其中，所述多个沟道柱的底端与所述最底部层间绝缘层的表面齐平，所述半导体层包括与所述沟道柱电连接的公共源区，所述半导体层提供第一键合面。2.根据权利要求1所述的3D存储器件，其中，所述半导体层位于所述最底部层间绝缘层的表面上，所述最底部层间绝缘层的表面提供第二键合面，所述第一键合面和所述第二键合面彼此键合。3.根据权利要求2所述的3D存储器件，其中，所述半导体层由单晶硅组成。4.根据权利要求1所述的3D存储器件，还包括：多条位线，经由第一导电通道连接至所述多个沟道柱中相应列沟道柱的顶端；多条字线，经由第二导电通道连接至所述多个栅极导体层的中间栅极导体层；串选择线和源选择线，分别经由第三导电通道和第四导电通道连接至所述多个栅极导体层中的最顶部栅极导体层和最底部栅极导体层；以及源极线，经由第四导电通道连接至所述公共源区。5.根据权利要求4所述的3D存储器件，还包括：附加绝缘层，覆盖所述多个层间绝缘层的最顶部层间绝缘层，并且覆盖所述多条位线、所述多条字线、所述串选择线、所述源选择线和所述源极线。6.根据权利要求5所述的3D存储器件，其中，所述附加绝缘层的自由表面作为第三键合面，所述3D存储器件还包括CMOS电路芯片，所述CMOS电路芯片彼此相对的第一表面和第二表面之一作为第四键合面，所述第三键合面和所述第四键合面彼此键合。7.一种制造3D存储器件的方法，包括：在支撑衬底上形成第一牺牲层；在第一牺牲层上形成栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体层与多个层间绝缘层，所述多个层间绝缘层的最底部层间绝缘层的表面接触所述第一牺牲层；形成贯穿所述栅叠层结构的多个沟道柱，所述多个沟道柱延伸至所述第一牺牲层中；去除所述支撑衬底；去除所述第一牺牲层，以暴露所述多个层间绝缘层的最底部层间绝缘层的表面；形成衬底芯片，所述衬底芯片包括半导体衬底和半导体层；在所述半导体...

【专利技术属性】
技术研发人员：胡斌，肖莉红，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42