制造半导体器件的方法和半导体器件技术

制造半导体器件的方法，包括：在半导体衬底上方形成具有第一组成的第一半导体层，以及在第一半导体层上方形成具有第二组成的第二半导体层。在第二半导体层上方形成具有第一组成的另一第一半导体层。在另一第一半导体层上方形成具有第三组成的第三半导体层。图案化第一半导体层、第二半导体层和第三半导体层以形成鳍结构。去除第三半导体层的部分，从而形成包括第二半导体层的纳米线，并且形成围绕纳米线导电材料。第一半导体层、第二半导体层和第三半导体层包括不同的材料。本发明专利技术实施例涉及制造半导体器件的方法和半导体器件。

Method of Manufacturing Semiconductor Devices and Semiconductor Devices

The method for manufacturing a semiconductor device includes forming a first semiconductor layer with a first composition above a semiconductor substrate and a second semiconductor layer with a second composition above the first semiconductor layer. A second first semiconductor layer having a first composition is formed above the second semiconductor layer. A third semiconductor layer having a third composition is formed above another first semiconductor layer. The first semiconductor layer, the second semiconductor layer and the third semiconductor layer are patterned to form a fin structure. The third semiconductor layer is removed to form nanowires including the second semiconductor layer and to form conductive materials around the nanowires. The first semiconductor layer, the second semiconductor layer and the third semiconductor layer comprise different materials. The embodiment of the present invention relates to a method for manufacturing semiconductor devices and semiconductor devices.

【技术实现步骤摘要】
制造半导体器件的方法和半导体器件
本专利技术实施例涉及制造半导体集成电路的方法，并且更具体地，涉及制造包括鳍式场效应晶体管(FinFET)和全环栅(GAA)FET的半导体器件的方法和半导体器件。
技术介绍
在追求更高的器件密度、更高的性能和更低的成本的过程中，随着半导体工业已经进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如多栅极场效应晶体管(FET)(包括鳍式场效应晶体管(FinFET)和全环栅(GAA)FET)的三维设计的发展。在FinFET中，栅电极邻近于沟道区域的三个侧面，其中，栅极介电层插入在它们之间。因为栅极结构围绕(包裹)鳍的三个表面，所以晶体管实质具有三个栅极来控制通过鳍或沟道区域的电流。不幸地，第四侧(沟道的底部)远离栅电极，并且因此不在邻近的栅极控制下。相比之下，在GAAFET中，沟道区域的所有侧面均由栅电极围绕，这允许沟道区域中更充分的耗尽，并且由于更陡峭的亚阈值电流摆幅(SS)和更小的漏致势垒降低(DIBL)而使得短沟道效应减少。随着晶体管尺寸持续按比例缩小至10至15nm以下的技术节点，需要GAAFET的进一步改进。
技术实现思路
根据本专利技术的一些实施例，提供了一种制造半导体器件的方法，包括：在半导体衬底上方形成具有第一组成的第一半导体层；在所述第一半导体层上方形成具有第二组成的第二半导体层；在所述第二半导体层上方形成具有所述第一组成的另一第一半导体层；在所述另一第一半导体层上方形成具有第三组成的第三半导体层；图案化所述第一半导体层、所述第二半导体层和所述第三半导体层以形成鳍结构；去除所述第三半导体层的部分，从而形成包括所述第二半导体层的纳米线；以及形成围绕所述纳米线的导电材料，其中，所述第一半导体层、所述第二半导体层和所述第三半导体层包括不同的材料。根据本专利技术的另一些实施例，还提供了一种制造半导体器件的方法，包括：在半导体衬底上方形成鳍结构，其中，第一半导体层A、第二半导体层B和第三半导体层C以重复序列ABAC堆叠，其中，所述第一半导体层、所述第二半导体层和所述第三半导体层包括不同的材料；形成牺牲栅极结构，所述牺牲栅极结构限定所述鳍结构上方的栅极区域；从所述鳍结构的未由所述牺牲栅极结构覆盖的源极/漏极区域去除所述第三半导体层；在所述源极/漏极区域中形成源极/漏极外延层；去除所述牺牲栅极结构；从所述栅极区域去除所述第三半导体层；以及在所述栅极区域中形成栅电极结构，其中，所述栅电极结构包裹环绕所述第一半导体层和所述第二半导体层。根据本专利技术的又一些实施例，还提供了一种半导体器件，包括：至少一条半导体纳米线，设置在半导体衬底上方；栅极结构，包裹环绕所述至少一条半导体纳米线；以及源极/漏极结构，设置在所述栅极结构的相对侧上的所述半导体衬底上方，其中，所述至少一条半导体纳米线包括由第一半导体材料组成的两个相对的层，第二半导体材料的层夹在所述两个相对的层之间，所述第二半导体材料与所述第一半导体材料不同。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1示出了根据本专利技术的实施例的示出制造工艺阶段的一个的GAAFET半导体器件的等轴视图。图2示出了根据本专利技术的实施例的制造半导体FET器件的各个阶段的一个的截面图。图3示出了根据本专利技术的实施例的制造半导体FET器件的各个阶段的一个的截面图。图4示出了根据本专利技术的实施例的制造半导体FET器件的各个阶段的一个的截面图。图5示出了根据本专利技术的实施例的制造半导体FET器件的各个阶段的一个的截面图。图6A、图6B和图6C示出了根据本专利技术的实施例的制造半导体FET器件的各个阶段的一个的截面图。图7示出了根据本专利技术的实施例的制造半导体FET器件的各个阶段的一个的截面图。图8示出了根据本专利技术的实施例的制造半导体FET器件的各个阶段的一个的截面图。图9示出了根据本专利技术的实施例的制造半导体FET器件的各个阶段的一个的截面图。图10A和图10B示出了根据本专利技术的实施例的制造半导体FET器件的各个阶段的一个。图10A是沿着X方向上(图1的线A-A)的栅电极截取的截面图。图10B是沿着Y方向上(图1的线B-B)的鳍结构截取的截面图。图11A至图11D示出了根据本专利技术的实施例的制造半导体FET器件的各个阶段的一个。图11A是沿着X方向上(图1的线A-A)的栅电极截取的截面图。图11B是沿着Y方向上(图1的线B-B)的鳍结构截取的截面图。图11C是沿着图1的线C-C截取的截面图。图11D是沿着图1的线D-D截取的截面图。图12A至图12D示出了根据本专利技术的实施例的制造半导体FET器件的各个阶段的一个。图12A是沿着X方向上(图1的线A-A)的栅电极截取的截面图。图12B是沿着Y方向上(图1的线B-B)的鳍结构截取的截面图。图12C是沿着图1的线C-C截取的截面图。图12D是沿着图1的线D-D截取的截面图。图12E是另一实施例的沿着图1的线B-B截取的截面图。图13A至图13D示出了根据本专利技术的实施例的制造半导体FET器件的各个阶段的一个。图13A是沿着X方向上(图1的线A-A)的栅电极截取的截面图。图13B是沿着Y方向上(图1的线B-B)的鳍结构截取的截面图。图13C是沿着图1的线C-C截取的截面图。图13D是沿着图1的线D-D截取的截面图。图13E是另一实施例的沿着图1的线C-C截取的截面图并且图13F是另一实施例的沿着图1的线B-B截取的截面图。图14A至图14D示出了根据本专利技术的实施例的制造半导体FET器件的各个阶段的一个。图14A是沿着X方向上(图1的线A-A)的栅电极截取的截面图。图14B是沿着Y方向上(图1的线B-B)的鳍结构截取的截面图。图14C是沿着图1的线C-C截取的截面图。图14D是沿着图1的线D-D截取的截面图。图14E是另一实施例的沿着图1的线C-C截取的截面图并且图14F是另一实施例的沿着图1的线B-B截取的截面图。图15A至图15D示出了根据本专利技术的实施例的制造半导体FET器件的各个阶段的一个。图15A是沿着X方向上(图1的线A-A)的栅电极截取的截面图。图15B是沿着Y方向上(图1的线B-B)的鳍结构截取的截面图。图15C是沿着图1的线C-C截取的截面图。图15D是沿着图1的线D-D截取的截面图。图15E是另一实施例的沿着图1的线C-C截取的截面图并且图15F是另一实施例的沿着图1的线B-B截取的截面图。图15G是图15A中的鳍结构的详细的截面图。图16A至图16D示出了根据本专利技术的实施例的制造半导体FET器件的各个阶段的一个。图16A是沿着X方向上(图1的线A-A)的栅电极截取的截面图。图16B是沿着Y方向上(图1的线B-B)的鳍结构截取的截面图。图16C是沿着图1的线C-C截取的截面图。图16D是沿着图1的线D-D截取的截面图。图16E是另一实施例的沿着图1的线C-C截取的截面图并且图16F是另一实施例的沿着图1的线B-B截取的截面图。图17A至图17D示出了根据本专利技术的实施例的制造半导体FET器件的各个阶段的一个。图17A是沿着X方向上(图1的线A-A)的栅电极截本文档来自技高网...

【技术保护点】
1.一种制造半导体器件的方法，包括：在半导体衬底上方形成具有第一组成的第一半导体层；在所述第一半导体层上方形成具有第二组成的第二半导体层；在所述第二半导体层上方形成具有所述第一组成的另一第一半导体层；在所述另一第一半导体层上方形成具有第三组成的第三半导体层；图案化所述第一半导体层、所述第二半导体层和所述第三半导体层以形成鳍结构；去除所述第三半导体层的部分，从而形成包括所述第二半导体层的纳米线；以及形成围绕所述纳米线的导电材料，其中，所述第一半导体层、所述第二半导体层和所述第三半导体层包括不同的材料。

【技术特征摘要】
2017.09.29 US 62/565,339;2018.03.29 US 15/940,3291.一种制造半导体器件的方法，包括：在半导体衬底上方形成具有第一组成的第一半导体层；在所述第一半导体层上方形成具有第二组成的第二半导体层；在所述第二半导体层上方形成具有所述第一组成的另一第一半导体层；在所述另一第一半导体层上方形成具有第三组成的第三半导体层；图案化所述第一半导体层、所述第二半导体层和所述第三半导体层以形成鳍结构；去除所述第三半导体层的部分，从而形成包括所述第二半导体层的纳米线；以及形成围绕所述纳米线的导电材料，其中，所述第一半导体层、所述第二半导体层和所述第三半导体层包括不同的材料。2.根据权利要求1所述的方法，其中，通过按顺序重复形成所述第一半导体层、形成所述第二半导体层、形成所述另一第一半导体层以及形成所述第三半导体层来形成所述第一半导体层、所述第二半导体层、所述另一第一半导体层和所述第三半导体层的交替堆叠件。3.根据权利要求1所述的方法，还包括：在去除所述第三半导体层的部分之前，在所述鳍结构上方形成牺牲栅极结构。4.根据权利要求3所述的方法，还包括：在去除所述第三半导体层的部分之前，去除所述鳍结构的未由所述牺牲栅极结构覆盖的部分，从而形成源极/漏极间隔。5.根据权...

【专利技术属性】
技术研发人员：余绍铭，李东颖，云惟胜，杨富祥，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71